WO2002057921A9 - Electronic circuit device - Google Patents

Electronic circuit device

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WO2002057921A9
WO2002057921A9 PCT/JP2001/000326 JP0100326W WO02057921A9 WO 2002057921 A9 WO2002057921 A9 WO 2002057921A9 JP 0100326 W JP0100326 W JP 0100326W WO 02057921 A9 WO02057921 A9 WO 02057921A9
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Ryo Fujita
Osamu Kubo
Kouki Noguchi
Masaharu Kubo
Michihiro Mishima
Yasuhiko Takahashi
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Hitachi Ltd
Ryo Fujita
Osamu Kubo
Kouki Noguchi
Masaharu Kubo
Michihiro Mishima
Yasuhiko Takahashi
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    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Definitions

  • the present invention relates to an electronic circuit device formed as a multi-chip module (MCM: Multi Chip Module), for example, in an early stage of system development leading to a system-on-chip (SOC) or MCM.
  • MCM Multi Chip Module
  • SOC system-on-chip
  • the present invention relates to a technology that is effective when applied to an electronic circuit device that can be used to realize a debug / prototype system. Background art
  • LSIs semiconductor integrated circuits
  • the MCM technology is a technology that can be considered when resolving the complexity of LSI and obtaining a desired electronic device in a relatively short time.
  • the MCM is an electronic circuit device that has the same function as an LSI with S0C, for example, by so-called modularization in which an LSI such as a microphone processor and memory is mounted on a high-density mounting board such as a build-up board. It is assumed.
  • FPGAs Field Programmable Gate Arrays
  • the required logic function can be realized at an early stage by the FPGA, defects of the logic function can be identified, and when it is found that there is a defect, the problem can be resolved quickly. It is possible. For example, by providing connection definition data to a large number of storage cells of an FPGA, a desired logic function such as compression or a communication protocol is realized and operated, and based on the operation result, a desired logic function is determined. Debugging is possible. Thus, the desired logical function can be obtained by the FPGA itself.
  • the use of FPGAs makes it possible to find and remove bugs in logic functions at an early stage of LSI design, making it possible to design LSIs in a short period of time. It becomes possible.
  • an electrically rewritable non-volatile memory such as a flash memory
  • the contents can be rewritten on the non-volatile memory. This makes it possible to respond immediately to fine-tuning or minor modifications to the system.
  • a microcomputer is also called an FPMC (Field Programmable Micro Computer).
  • the present inventor studied organically combining technologies such as MCM, FPGA, and FPMC to contribute to debugging and the realization of a proto system at an early stage of system development leading to S0C. Such technical ideas have not been provided yet.
  • the present inventor has found the following problems in the course of studying such a technique.
  • An object of the present invention is to provide an electronic circuit device that can facilitate debugging at an early stage of system development leading to S0C and the like and can contribute to realization of a proto system. is there.
  • Another object of the present invention is to provide an electronic circuit device capable of changing a logical function and increasing a transfer rate of data required for data processing.
  • Still another object of the present invention is to provide an electronic circuit device that can easily suppress reflection due to characteristic impedance mismatch of wiring when high-speed data transfer is realized. To provide.
  • Another object of the present invention is to verify a connection failure with a mounting wiring when a surface-mount type semiconductor integrated circuit is mounted face-down on a high-density mounting substrate such as a build-up substrate, and to test a mounted semiconductor integrated circuit.
  • An object of the present invention is to provide an electronic circuit device that can facilitate the operation.
  • a microcomputer (MCU) and a random access memory (RAM) such as DRAM are arranged on a high-density substrate such as a build-up substrate, and both are connected to a dedicated memory bus so that high-speed data transfer is possible.
  • a programmable device such as an FPGA as a variable logic circuit is mounted so that necessary peripheral functions of the microcomputer can be simulated in advance. Accordingly, a nonvolatile memory capable of electrically rewriting the operation program is built in.
  • the high-density mounting board is, for example, a dowel board that can be mounted on a mother board, has external terminals for mounting on the bottom surface, and can be mounted on the mother board in the same manner as a system-on-chip MCM. It is possible.
  • This electronic circuit device organically combines technologies such as MCM, FPGA, FPMC, etc., without causing obstacles in terms of operation speed, noise, etc.
  • Debugging can be facilitated at an early stage of system development, such as the transition to S0C, and it can also contribute to the realization of a prototype system. Furthermore, it contributes to shortening the period from development to prototyping and commercialization. Or the above If electronic circuit devices are positioned as final products that replace S0C LSIs, they will have an overwhelming price reduction advantage for small-volume, high-mix products, and will be comparable to S0C in terms of performance and board size. .
  • the electronic circuit device has a logical function according to a logic configuration definition data such as a connection definition information and a logic definition information given to a microcomputer having a CPU as a semiconductor device, a random access memory, and a large number of storage cells. It has a programmable device that can be implemented programmably.
  • the microcomputer, the random access memory, and the programmable device are each formed on a separate semiconductor chip and mounted on one surface of a common substrate different from the semiconductor chip, and the common substrate is provided on the other side.
  • the surface has external terminals for mounting on other circuit boards. The mounting external terminal is connectable to the programmable device.
  • Logical configuration definition By setting the desired logical function in the programmable device according to the data, functions to be realized by the electronic circuit device, especially functions to be realized mainly by hardware, can be realized. This contributes to ease of debugging at an early stage of development and realization of a proto system.
  • the microcomputer may have a first nonvolatile memory capable of electrically rewritably holding an operation program of the CPU.
  • a first nonvolatile memory capable of electrically rewritably holding an operation program of the CPU.
  • the common board may include a common bus that connects the microcomputer and the programmable device. This allows the CPU or micro-computer to easily make the programmable device function as its peripheral circuit via the common bus.
  • the common substrate may further include a second electrically rewritable nonvolatile memory connected to the common bus and mounted on the common substrate.
  • a system debug can be performed by setting a control table or the like, which is referred to by the CPU or the microphone port computer, in the second nonvolatile memory as a programmable program.
  • the microcomputer has, for example, a memory buffer so as to be suitable for the MCM configuration.
  • the memory buffer and the random access memory are connected via a dedicated memory bus formed on a common substrate.
  • the memory-dedicated bus is disconnected from the mounting external terminals on the common substrate. This prevents the memory-only bus from having the extra load that limits high-speed memory access.
  • the memory buffer has an output buffer connected to the dedicated memory bus.
  • the output buffer includes an output MOS transistor and an output impedance control MOS transistor coupled to the output MOS transistor.
  • Output The MOS transistor for impedance control receives a control voltage output from a control circuit having a voltage generation circuit on its gate electrode, and Control is enabled.
  • the output impedance control MOS transistor is, for example, actually composed of a plurality of MOS transistors connected in parallel, and the on-resistance is different according to the number of the transistors to be turned on. Is done. Regardless of fluctuations in the output impedance of the output buffer in semiconductor integrated circuits and fluctuations in the characteristic impedance of the dedicated memory bus including wiring on a common substrate, it is possible to match the impedances of each other. Therefore, as a result, generation of an undesired signal component such as signal reflection can be suppressed, and high-speed memory access can be performed. ⁇ High density mounting board ⁇
  • a semiconductor device having a glass substrate and a multilayer wiring layer formed on one main surface of the glass substrate, and a surface of the multilayer wiring layer being electrically connected to predetermined wiring of the multilayer wiring layer;
  • Mounting connection terminals are arranged, and the mounting external terminals are provided on the other main surface of the glass substrate, and are electrically connected to predetermined wirings of the multilayer wiring layer through the main surface of the glass substrate.
  • It is realized as a high-density mounting board such as a build-up board.
  • semiconductor devices such as microcomputers, random access memories, and programmable devices mounted on this high-density mounting board, external terminals such as surface-mountable microbumps are arranged in an array on the bottom surface. It is prepared as a paired chip as described above, or as a chip sealed in a package using CSP (chip size package) technology, and is surface-mounted face-down to mounting connection terminals on a high-density mounting board.
  • the high-density mounting board desirably has as little warpage and dimensional fluctuation as silicon as the silicon constituting most of the semiconductor chips, and is inexpensive.
  • a glass substrate can be given as a suitable material satisfying those requirements.
  • For glass substrates use thin film technology such as conductor film formation and insulation film formation, and fine lithography technology and photolithography technology for fine multilayer wiring and through holes. Is formed.
  • electronic components such as semiconductor devices can be mounted on a mounting board at a high density.
  • the high-density mounting substrate forms a common build-up substrate for mounting a plurality of semiconductor devices each configured as a separate semiconductor chip on one surface on which the multilayer wiring is formed as described above.
  • On the other surface of the build-up board external terminals for mounting the build-up board on other circuit boards are provided.
  • a ceramic having a low thermal expansion or an organic resin having heat resistance can be used for the high-density mounting board.
  • the semiconductor device itself has a boundary scan or built-in 'test' function by JTAG (Joint Test Action Group IEEE standard 149.1). All or some of the plurality of semiconductor devices respond to an input of a test control terminal by connecting a plurality of scan latches connected to a predetermined external terminal to a test data input terminal and a test data input terminal.
  • the shift register is operated in series with the output terminal to enable external input / output for testing, thereby realizing the boundary scan-build-in test function.
  • the build-up board includes a common test control terminal connected in parallel to a test control terminal of each semiconductor device, a common test data input terminal, and a common test data input terminal.
  • the selection control circuit connects a test data output terminal of a semiconductor device to a test data input terminal of another semiconductor device to connect a plurality of semiconductor devices from the common test data input terminal to a common test data output terminal.
  • the series connection state in which the test data output terminal and the test data input terminal are connected to the common This is a circuit that can select an individual connection state that is individually connected to the storage input terminal and the common test data output terminal according to the mode signal.
  • a test signal such as a mode signal is given to the build-up board from the test, and the selection control circuit selects the series connection state by the signal, and the external terminal of each semiconductor device is connected to the external terminal via the build-up board from the test.
  • the test data is supplied from the external terminal of each semiconductor device to the corresponding scan latch, the shift register is operated, and the test data is returned from the common test data output terminal to the tester.
  • the electronic circuit device is operated by a required external control device such as Emiure, and the selection control circuit selects the individual connection state, and information to be sampled in the scan latch of the semiconductor device of interest.
  • the latched information is supplied to the external control device from the common test data output terminal by the shift register operation of the plurality of scan latches, and the supplied information can be analyzed.
  • the above-mentioned high-density mounting board structure using the built-in board can also be adopted in the electronic circuit device having the JTAG verification function.
  • a microcomputer having a CPU and a random access memory may be mounted, and the microcomputer may be connected to the mounting external terminal. At this time, the microcomputer 6
  • the functions to be realized in the electronic circuit device can be simulated from a software viewpoint. It is easier to do. Further, by providing a memory buffer in the microcomputer and connecting the memory buffer and the random access memory with a dedicated memory bus, it is possible to realize high-speed memory access as described above. At this time, if the output circuit of the memory buffer is configured so that the output impedance can be changed in the same manner as described above, it becomes easy to achieve impedance matching with the memory dedicated bus. Furthermore, if the programmable device is adopted as one of the semiconductor devices, it is easy to simulate functions to be realized in the electronic circuit device from a hardware viewpoint.
  • the programmable device is mounted as an external device on a mother board on which the electronic circuit device is mounted.
  • it is inferior in terms of an increase in the wiring length and the size of the system due to the external connection, but the cost of the door board can be reduced.
  • it is possible to appropriately cope with the size of the logical scale to be realized by FPGA without waste.
  • a memory board in which a microcomputer and a random access memory are mounted, and a programmable device in which logic functions are programmably realized according to logic configuration definition data provided to a large number of storage cells.
  • the dough board has external terminals for mounting to the mother board on the other side, and the mounting external terminals are connected to the microcomputer on the dow board. Consisting of
  • the microcomputer has a built-in first non-volatile memory that holds an operation program so as to be electrically rewritable, and the microcomputer has a built-in memory buffer to store the random access memory in a memory dedicated bus. Alternatively, the connection may be made. It is preferable that an output circuit with a variable output impedance is used for the memory buffer.
  • FIG. 1 is a block diagram of an MCM as an electronic circuit device according to a first embodiment of the present invention.
  • FIG. 2 is a longitudinal sectional view schematically illustrating the sectional structure of the MCM of FIG.
  • FIG. 3 is a longitudinal sectional view illustrating a detailed structure of a multilayer wiring layer in the sectional structure of the MCM.
  • FIG. 4 is a block diagram showing a detailed example of FPGA.
  • FIG. 5 is a circuit diagram showing a detailed example of a memory buffer in the MCU.
  • FIG. 6 is a block diagram illustrating MCM which is a second embodiment of the electronic circuit device according to the present invention.
  • FIG. 7 is a block diagram illustrating an MCM which is a third embodiment of the electronic circuit device according to the present invention.
  • FIG. 8 is a block diagram illustrating MCM which is a fourth embodiment of the electronic circuit device according to the present invention.
  • FIG. 9 is a block diagram showing a fifth embodiment of the electronic circuit device according to the present invention.
  • FIG. 10 is a block diagram illustrating an MCM which is a sixth embodiment of the electronic circuit device according to the present invention.
  • FIG. 11 is a block diagram schematically illustrating the configuration of a JTAG included in a semiconductor device.
  • FIG. 12 is a block diagram of an MCM mainly illustrating a connection relationship between a JTAG unit provided in response to a boundary scan function of a semiconductor device and a semiconductor device.
  • FIG. 13 is a block diagram illustrating an MCM which is a seventh embodiment of the electronic circuit device according to the present invention.
  • FIG. 14 is a block diagram illustrating a configuration in which the MCM of FIG. 1 is applied to a debug device of a navigation system of an automobile.
  • Figure 15 is a schematic external view of a car navigation system using MCM.
  • FIG. 16 is a block diagram illustrating an MCU having an on-chip flash memory.
  • FIG. 17 is a block diagram illustrating an MCU having a built-in FPGA.
  • FIG. 18 is a block diagram showing an example of an MCU incorporating an FPGA and a flash memory.
  • Fig. 19 is a flowchart showing the schematic development procedure from the development plan of a specific electronic circuit device to obtaining a prototype system.
  • FIG. 1 illustrates an MCM 1 which is a first embodiment of the electronic circuit device according to the present invention.
  • MCM1 is an example intended for application to a system for graphics control such as display, drawing, and compression.
  • the MCM 1 shown in FIG. 1 includes a plurality of semiconductor devices such as a micro computer (MCU) 3, a clock generation unit (CGU) 4, a power control unit (PCU) 5, Switch unit (SWU) 6, Random access memory (RAM) 7s Programmable device (FPGA) 8, Serial communication unit (SCU) 9, Digital-to-analog converter (DAC) 10, Flash memory (FLSH) 11
  • the dynamic memory 7 is connected to the microcomputer 3 via a dedicated memory bus 12.
  • Microcomputer view 3, FPGA 8, and flash memory 11 share system bus 13 as a common bus.
  • the CGU 4 inputs the system clock signal SCK and the display system clock signal DCK, divides or multiplies the frequency, etc., and outputs a display timing clock signal 20 as a representative example to the FPGA 8 and a reference clock signal 21 1 To MCU3 and FPGA8.
  • the MCU 3 includes a CPU 15, an on-chip flash memory (I FLSH) 16, and a memory buffer (MBUF) 17 which are typically shown.
  • the on-chip flash memory 16 is an electrically rewritable nonvolatile memory, and stores an operation program of the CPU 15.
  • the CPU 15 fetches an instruction from the internal flash memory 16, the RAM 7, or the external flash memory 11 according to a predetermined control procedure, decodes the instruction, and executes the instruction.
  • the memory buffer 17 satisfies the interface specifications of the seven RAMs and is coupled to the memory bus 12.
  • the MCU 3 starts a reset operation when the system reset signal 22 from the PCU 5 is asserted, and starts operating in synchronization with the reference clock signal 21 from the CGU 4 when negated.
  • the MCU 3 is connected via the peripheral interface terminal 24 and the program terminal 25.
  • a control unit (not shown) built into the MCU 1 It has become. That is, the MCU 3 sends the on-chip flash memory 16 to the control unit (not shown) from the outside via the peripheral interface terminal 2 in response to the instruction of the program mode from the program terminal 25.
  • the MCM 1 can be accessed via this, and in this state, rewriting is performed from outside the MCM 1.
  • the PCU 5 controls the furnace and controls the reset operation.
  • the PCU 5 receives an external power supply from the external power supply terminal 26 and, for example, steps down and boosts it to generate the internal power supply voltages VO, VI, V2 used on the mounting board 2.
  • the internal power supply voltage of 1.8 V and 3.3 V is supplied to the MCU 3 and the like, and the internal power supply voltage of 12 V is supplied to the SCU 9 and the DAC 10.
  • the PCU 5 monitors the program completion signal 27 of the FPGA 8 and the external power supply voltage as a reset management function. When the external power supply voltage is stabilized, the reset signal is provided on condition that the program completion signal 27 is asserted. 22 is asserted, and the reset signal 22 is negated after a certain period of time, to start the actual operation of the MCU3 and the FPGA8.
  • SWU 6 is a circuit that selects a signal of interest on the mounting board 2 during debugging and enables output to the monitor terminal 28.
  • the system bus 13 is typically connected to the SWU 6, and the connection wiring is connected via the buffer 6A so as not to undesirably increase the load on the system bus.
  • Which signal line is monitored by the SWU 6 is determined by the MCU 3 setting the selection control information in the control register (not shown) of the SWU 6 via the system bus 13 before the monitoring operation. You.
  • the RAM 7 is a DRAM or a synchronous: a dynamic memory such as a DRAM, or a stick memory such as a SHAM.
  • Memory buffer The interface 17 has an interface specification that conforms to the RAM 7 so that the protocol for exchanging the signal amplitude, address, data, access control commands, etc. can be satisfied. I'm familiar.
  • the access control commands include a clock enable signal, a memory enable signal, a row address strobe signal, a column address strobe signal, a lie and enable signal, and an input / output signal. It is a signal function that is positioned as
  • the FPGA 8 includes, but is not limited to, a number of signal paths arranged in a matrix therein, a number of variable switch cells for selecting connection paths of the signal paths, and a number of variable logic cells.
  • the logic function of the variable logic cell and the connection form between the variable logic cell and the signal path are determined by logic configuration definition data (also referred to as logic function definition data) latched by the data latch circuit,
  • the connection form of the path is determined by the logic configuration definition latched in the data latch circuit.
  • the data latch circuit is composed of a static latch or a non-volatile memory cell.
  • the logical function of the FPGA 8 can be changed.
  • the FPGA 8 reads the logical configuration definition data from the program port 30 and, upon completion of the reading, asserts the program completion signal 27 to the PCU 5, whereby the PCU 5 asserts the system reset signal 22.
  • the purpose of the FPGA 8 is to provide a logic function related to display, and the outside of the mounting board 2 is connected by a PCI (Peripheral Component Interconnect) bus terminal 31.
  • PCI Peripheral Component Interconnect
  • SCU 9 Serial Component Interconnect
  • DAC 10 Is connected to the analog terminal 33 via.
  • the serial terminal 32 can be used for communication with an external device such as an external switch or a keyboard (not shown), and the analog terminal 33 can be used for display and display on a display such as a CRT or LCD (not shown). It is made available for output of the mining signal.
  • the SCU 9 communicates with input / output devices such as switches and keyboards (not shown), and is controlled by the MCU 3 via the FPGA 8.
  • the DAC 10 converts display data supplied to the display from the FPGA 8 in synchronization with a display clock into an analog signal. Normally, it outputs red, green, and blue (RGB) luminance signals and a horizontal / vertical synchronization signal superimposed on green.
  • RGB red, green, and blue
  • passive elements such as capacitors and resistors can be arranged on the mounting board 2 as necessary.
  • the configuration in Fig. 1 is the configuration at the time of system development debugging.
  • the flash memory 11 is changed to; OM, and the FPGA 8 is replaced with a gate array of a predetermined function or a custom LSI such as an ASIC (Application Specific Integrated Circuit). What is necessary is just to comprise.
  • SWU 6 may be removed. Note that the configuration in FIG. 1 may be used as a product after completion of debugging if necessary, or may be replaced with a custom LSI as described above. If the configuration shown in Fig.
  • R0M read-only memory
  • non-volatile memory such as a flash memory
  • MCM 1 the motherboard 46 with MCM 1 (see Figure 2). Part, which is given to FPGA 8 at startup, such as when the system is turned on.
  • the logic configuration definition of the FPGA 8 may be written to the flash memory 11 in the MCM 1 in a non-volatile manner, if desired, and provided to the FPGA 8 at system startup.
  • the FPGA 8 reads the logical configuration definition data from the FPGA program port 30 as described above, and when the logical configuration is determined, the reset management function of the PCU 5 uses the reset signal 22 to output the MCM signal. System reset is performed on 1.
  • the MCU 3 responds to the instruction of the program mode from the program terminal 25 and responds to the instruction of the program mode from the peripheral terminal interface terminal 24 to be debugged. In the evening, the program can be written to the on-chip flash memory 16.
  • the MCU 3 allows the CPU 15 to execute the rewrite control program of the on-chip flash memory 16 after reset release, thereby rewriting the operation program of the on-chip flash memory 16 as necessary. Is possible.
  • the rewrite control program may be stored in the flash memory 11 in advance, and may be executed by the CPU 15 using an interrupt or the like.
  • FIG. 2 schematically illustrates a cross-sectional structure of the MCM 1 of FIG.
  • the high-density mounting substrate 2 has a glass substrate 40 and a multilayer wiring layer 41 formed on one main surface of the glass substrate, and has a configuration as a so-called pill-up substrate or a composite wiring substrate.
  • the multilayer wiring layer 41 is configured by arranging wirings 12, 13, etc., which are separated from each other by an insulating layer 42, in the X and Y directions.
  • a semiconductor device such as an MCU 3 is provided with a plurality of bump electrodes 43 as external terminals for a circuit on the circuit forming surface side so that the semiconductor device can be surface-mounted.
  • the semiconductor device may be manufactured in the same manner as a normal bare chip having bump electrodes, or may be a semiconductor such as a wafer process package. Circuit elements, wiring, passivation films, bumps, etc. at an wafer level.
  • the electrodes may be formed, and thereafter manufactured by a method of obtaining each semiconductor device by a semiconductor wafer dividing technique such as dicing.
  • a bump electrode 44 as a mounting connection terminal electrically connected to a desired wiring layer of the multilayer wiring layer is provided on the surface of the multilayer wiring layer 41.
  • the semiconductor device is mounted on the high-density mounting board 2 by face-down bonding technology. That is, the bump electrode 43 of the semiconductor device and the bump electrode 44 of the high-density mounting board 2 are joined.
  • a bump electrode 45 as a mounting external terminal that penetrates the glass substrate 40 and is electrically connected to a predetermined wiring of the multilayer wiring layer 41 is provided on the other main surface of the glass substrate 40.
  • the high-density wiring board 2 is mounted on a mother board 46 having various wirings 47 as required, as shown in FIG. That is, the bump electrodes 45 of the high-density wiring board 2 are mechanically and electrically coupled to the land patterns 48 of the motherboard 46.
  • the bump electrodes 4 on the high-density mounting board 2 Several mutual gaps or pitches are made to have a very small size, gap or pitch corresponding to the bump electrodes 43 in the semiconductor device.
  • the bump electrodes 45 have a relatively large size and an interval between them. Accordingly, in this specification, the bump electrodes 44 to be used for the semiconductor device of the high-density wiring board 2 are referred to from the viewpoint of responding to the minuteness or from the viewpoint of clarifying the name of the bump electrodes 45. Therefore, it is also called a microbump.
  • FIG. 3 illustrates the detailed structure of the multilayer wiring layer 41 in the cross-sectional structure of the MCM 1.
  • the multilayer wiring layer 41 has, for example, four layers of wiring 50 to 53, which are separated by insulating layers 54A to 54D, and are formed between upper and lower wirings for forming a circuit. The connection is made via through holes 55 formed in the insulating layers 54A to 54D.
  • the glass substrate 40 is made of, for example, a non-reactive glass used for a TFT liquid crystal substrate or a borosilicate glass used for a transparent portion of a semiconductor sensor, and has a thickness of about 0.5 mm, for example. .
  • the wirings 50 to 53 are made of a metal wiring material such as aluminum (A1) alloy, copper (Cu), and tungsten (W).
  • the insulating layers 54A to 54D are made of, for example, a silicon oxide or polyimide film.
  • the line width and interval of the lowermost wiring 50 are, for example, 1 ⁇ ! In contrast to about 3 O ⁇ m, the line width and spacing of the wiring 53 in the uppermost layer are each 1 ⁇ ! About 10 ⁇ m.
  • the micro bumps 43 and 44 are made of, for example, a gold (Au) bump or a tin (Sn) bump having a diameter of about 5 ⁇ m to 100 ⁇ m.
  • the bump electrode 45 is made of solder having a lower melting point than the micro bumps 43 and 44, and has a diameter of, for example, about several hundreds of meters.
  • the wirings 50 to 53, through holes 55, micro bumps 44, etc. are manufactured with high dimensional accuracy by using photolithography technology. be able to.
  • the wiring 50 may be formed by depositing the wiring 50 on the glass substrate 40 via an adhesive layer by a sputtering method, and then patterning using a photoresist film or the like.
  • the upper wiring 5;!-53 can also be formed by sputtering and patterning.
  • the insulating films 54A to 54D may be formed by a film forming technique such as formation of a silicon oxide film by a CVD method (Chemical Vapor Deposition Method) or formation of a polyimide film by a coating method.
  • the micro bumps 44 can be formed, for example, by a vapor deposition method.
  • For the bump electrode 45 a through-hole is formed in the glass substrate 40, a barrier metal is provided in the back, and solder is supplied from above by a solder ball supply method or screen printing method, and the solder is reflowed.
  • the high-density mounting board 2 for the MCM of the embodiment is provided on one main surface thereof with an external connection terminal (bump electrode or microbump 43) of a semiconductor device. It has connection terminals (bump electrodes or micro-bumps 4 4) of relatively fine size and multilayer wiring connected to it, and has external connection electrodes (bump electrodes 4 5) of relatively large size on the other main surface.
  • FIG. 4 shows a detailed example of the FPGA8.
  • the FPGA 8 has a large number of variable logic units 60 arranged in a matrix, variable connection units 61, variable external input / output circuits 62A to 62D, extending in the row direction.
  • the plurality of signal wirings 63, the plurality of signal wirings 64 extending in the column direction, and the program control circuit 65 are arranged on one semiconductor substrate such as single crystal silicon. Become.
  • variable logic unit 60, the variable connection unit 61, and the variable external input / output circuits 62A to 62D each include a variable switch cell, a variable logic cell, and a data latch circuit.
  • Logic function of variable logic cell, variable switch The connection form between the variable logic cell and the signal path by the logic circuit is determined by the logic configuration definition data latched to the data latch circuit.
  • the supply of the logic configuration data to each data latch circuit is controlled by the program control circuit 65.
  • FIG. 5 shows a detailed example of the memory buffer 17 in the MCU 3.
  • the memory buffer 17 is connected to the three types of signal lines ADR, data DAT, and control CNT included in the internal bus 70 of the MCU 3, and the memory interface 71 determines the address of the RAM 7. If is true, the address, data, and control signals are output to RAM 7 through the memory I0 section 72.
  • the system bus buffer 73 is similarly connected to three types of signal lines from the internal bus 70, namely, the address ADR, the data DAT, and the control CNT. Is determined, and if it is true, the address, data, and control signals are output to the outside of the mounting board 2 via the system bus I section 75.
  • the small black circles on the mounting board 2 in FIG. 5 indicate the microphone opening bumps 44 on the mounting board 2
  • the white circles indicate the micro bumps 43 of the semiconductor device to be mounted.
  • the I / O unit 75 exemplified in the system bus buffer 73 includes an ESD (ElectroStatic Discharge) circuit 76 composed of two diodes 76 A, a resistor 76 B, and a MOS transistor 76 C. Provided.
  • ESD ElectroStatic Discharge
  • the input buffer of the memory I section 72 should be a small ESD circuit 77 consisting of a small diode 77 A without resistors and MOS transistors. it can.
  • the size of the ESD circuit 77 can be made very small, so that the input capacity becomes small, so that there is an effect that the power consumption becomes small. It also has the effect of reducing the chip area. Further, the effect of increasing the speed of signal propagation is obtained.
  • an output buffer 78 capable of performing impedance control as exemplified in the memory 10 72 is employed.
  • the signals to be output to the AM 7 have the logical values “1” and “0” and the high impedance controlled using the signals out p and out n output from the memory interface 71.
  • the signal outp is supplied to the gate of the MOS transistor 78P whose source is connected to the power supply voltage Vdd, and the signal 0 utn is supplied to the gate of the MOS transistor 78N whose source is connected to the ground voltage Vss. Is done.
  • MOS transistors 79P and 79N for impedance control were inserted in series with the MOS transistors 78P and 78N of the normal output buffer.
  • This control voltage signal may be supplied from a circuit on a mounting board (not shown).
  • a circuit that measures the voltage of the reflection inside the MCU 3 and feeds back the measurement result to the control voltage signal may be employed. Further, the control voltage may be supplied from outside the mounting board 2.
  • each of the impedance controlling MOS transistors 79 P and 79 N is, for example, actually composed of a plurality of MOS transistors connected in parallel, and according to the number of transistors turned on.
  • the on-resistance of the impedance control MOS transistor may be made different.
  • the impedance control voltage generation unit 80 generates a gate control signal for each of the plurality of MOS transistors connected in parallel, and extends the plurality of gate control signals according to the required ON resistance. Control the mouth level.
  • the configuration of the memory I / O section 72 is also applicable to the input buffer and output buffer of the RAM 7, and by applying to both, the effect of increasing the speed of signal propagation is further increased.
  • the size of the ESD unit 777 can be reduced, the number of input buffers and output buffers can be increased on a chip having the same area, so that the number of parallel input / output bits can be easily reduced.
  • the dedicated memory bus 12 for higher speed it is possible to realize higher-speed data transfer performance or higher-speed data access performance.
  • the CPU 15 or the MCU 3 refers to the flash memory 11.
  • the system debug can be performed by setting the control debug table and the debug control program etc. in a programmable manner.
  • the MCU 3 is provided with a memory buffer 17, the memory buffer 1 ⁇ is connected to the RAM 7 via a dedicated memory bus 12, and the dedicated memory bus 12 is connected to the system bus 13 or outside the mounting board 2.
  • the number of parallel bits of the bus, the signal amplitude of the bus, the bus drive method, etc. are optimized according to the interface specifications of the RAM 7 to be used Therefore, it is easy to accurately respond to a request for faster memory access by the CPU 15.
  • the output buffer 78 of the memory buffer 17 employs the output impedance control MOS transistors 79 P and 79 N connected in series with the output MOS transistor, and outputs the output impedance. MOS transistor for dance control The impedance of 79 P and 79 N can be controlled. By controlling the on-resistance of the MOS transistors 79P and 79N for the impedance control, impedance matching with the memory bus 12 as a transmission line becomes easy.
  • FIG. 6 shows an MCM which is a second embodiment of the electronic circuit device according to the present invention.
  • the MCM 1A shown in the figure differs from the MCM 1 in FIG. 1 in that an MCU 3A without the on-chip flash memory 16 is employed.
  • a flash memory is mounted inside the MCU when high-speed operation is expected in the flash memory and when highly sensitive information is stored so as not to be transmitted outside the LSI chip. If there is no need for the above, it is sufficient to use MCU 3A without flash memory.
  • SWU6 and PCU5 are omitted, and the operating power supply V0, VI, V2 is directly supplied from outside.
  • the program completion signal 27 is output outside the mounting board 2A, and the system reset signal 22 is supplied from outside the mounting board 2A.
  • the other points are the same as in Fig. 1, Description is omitted.
  • FIG. 7 illustrates an MCM 1B which is a third embodiment of the electronic circuit device according to the present invention.
  • the MCM 1B shown in the figure is different from the MCM 1 in FIG. 1 in that the flash memory 11 is arranged outside the mounting board 2B.
  • the flash memory 11 and the MCM 1B are mounted on the motherboard 46.
  • the access speed of the flash memory is much slower than that of the memory bus, so it is not necessary to forcibly mount the flash memory on the mounting board 2B depending on the application. If the storage capacity of the flash memory 11 is expected to fluctuate greatly depending on the application, it is better to arrange the flash memory 11 outside the mounting board 2 in terms of system flexibility.
  • SWU6 and PCU5 are omitted, and the operating power supplies V0, VI, and V2 are directly supplied from the outside.
  • the program completion signal 27 is output from outside the mounting board 2B, and the system reset signal 22 is supplied from outside the mounting board 2B.
  • Other points are the same as those in FIG. 1, and the detailed description thereof is omitted.
  • FIG. 8 illustrates an MCM 1C which is a fourth embodiment of the electronic circuit device according to the present invention.
  • the MCM 1C shown in the figure is different from the MCM 1B in FIG. 7 in that the SCU 9 and the DAC 10 are also arranged outside the mounting board 2C.
  • the MCM 1C is configured by mounting only the MCU 3A, the RAM 7, the CG U4, and the FPGA 8 on the mounting board 2C.
  • the flash memory 11, SCU 9, DAC 10, and MCM 1B are mounted on the motherboard 46.
  • FIG. 9 shows a fifth embodiment of the electronic circuit device according to the present invention.
  • the MCM 1D used in the electronic circuit device shown in the figure is different from the MCM 1C shown in FIG. 8 in that the FPGA 8 is also arranged outside the mounting board 2C, and accordingly, the CGU 4D is a system clock signal.
  • An internal clock signal 2 lint and an external clock signal 21 ext are generated based on the SCK, and the internal clock signal 2 lint is supplied to the MCU 3 and the external clock signal 21 ext is supplied to the FPGA 8.
  • Reset signals 22 A and 22 B are separately supplied to MCU3 and FPGA8.
  • the flash memory 11, FPGA 8, SCU 9, DAC 10 and MCM 1B are mounted on a motherboard 46.
  • Fig. 8 shows the minimum configuration of a logic-changeable MCM using an FPGA
  • Fig. 9 shows the minimum configuration of a logic-changeable MCM using a flash memory 16 with an MCU. .
  • the configuration in which the FPGA 8 is not mounted on the mounting board 2D is effective when the amount of the logic circuit mounted on the FPGA is undecided or is expected to largely fluctuate.
  • the base of the logic circuit mounted on the FPGA 8 is large, it is necessary to mount a large FPGA 8 on the mounting board, which increases the cost.
  • the cost of the MCM can be reduced.
  • FIG. 10 illustrates MCM1E, which is a sixth embodiment of the electronic circuit device according to the present invention.
  • the MCM 1E shown in the figure is different from the MCM 1C shown in FIG. 8 in that a JTAG control unit (J TAGU) 18 is mounted, and the MCU 3E mounted on the mounting board 2E, The difference is that each of CGU4E and FPGA8E has a boundary scan or built-in test function by JTAG.
  • JTAGU JTAG control unit
  • each external terminal of the semiconductor device is correctly connected to the micro bump of the mounting board.
  • connection inspections using X-rays, operation inspections during actual operation tests, and connection inspections using JTAG mounted on semiconductor devices will be considered.
  • some semiconductor devices such as MCUs have a debug function that uses a JTAG port to input and output the internal state of the device.
  • FIG. 10 utilizes such boundary scan and built-in test functions.
  • a boundary scan cell 90 is added to each external terminal 91 of the signal system as a plurality of scan approaches.
  • 9 2 is a buffer.
  • the boundary scan cell 90 has a master / slave configuration.
  • Each of the boundary scan cells 90 is connected in series to the mass stage, forming a boundary scan register that functions as a shift register.
  • the input of the boundary scan register is connected to the test data input terminal tdi, and the output terminal of the boundary scan register is connected to the test data output td0.
  • the stage of the boundary scan cell 90 performs the shift operation and fetches data from an external terminal or an internal circuit.
  • the slave stage sends data to an external terminal or an internal circuit.
  • the operations of the mass stage and the slave stage are controlled by the boundary scan control circuit 93. If the boundary scan operation mode is not set, the connection between the external terminal and the internal circuit is made through, and the boundary scan cell does not function.
  • a port register 94 is representatively shown as an example of the internal circuit.
  • Terminals tdi and tdo are connected to the outside of the register used for boundary scan.
  • the terminal tck is a synchronous clock terminal for the test operation
  • tms is a control signal for state transition synchronized with tck.
  • the boundary scan control circuit 93 is a state machine that receives input signals from the terminals t ck and tms, and changes the control state according to whether tms is “0” or “1” in synchronization with tck. .
  • the status formed thereby is internally decoded, and the operation of the scan latch 90 is controlled in accordance with the result of decoding. Instructions for determining the type of the test mode are loaded from the terminal tdi to the boundary scan control circuit 93.
  • the boundary scan control circuit 93 determines the test mode by decoding the instruction.
  • the test operation according to the determined test mode is changed by the status of the state machine.
  • FIG. 12 illustrates a work diagram of the MCM 1E focusing on the connection between the JTAGU 18 provided in accordance with the boundary scan function of the semiconductor device and the semiconductor device.
  • the JT AGU 18 has common test control terminals TMS and TCK connected in parallel to the test control terminals (tms, tck) of the MCUs 3E, CGU4E, and FPGA 8E, and a common test data input terminal TD I, common test data output terminal T DO, JTAG controller (JTAGC) 95, and selectors 96-98.
  • the data input terminal TDI is connected to the data input terminal tdi of the boundary scan register of the MCU 3E and one of the selectors 97 and 98 to the data input terminal.
  • the data output terminal td0 of the boundary scan register of the MCU 3E is connected to the other data input terminal of the selector 97 and the first data input terminal of the selector 96.
  • the data output terminal tdo of the boundary scan register of the CGU4 E is connected to the other data input terminal of the selector 98 and the second data input terminal of the selector 96.
  • FP GA 8 The data output terminal td0 of the boundary scan register of E is connected to the third data input terminal of the selector 96.
  • the output terminal of the selector 96 is connected to the data output terminal TD0.
  • the JT AG C 95 determines the selection state of the selectors 96 to 98 according to the mode data supplied serially from the mode terminal TM @ DE.
  • the selection states that the selectors 96 to 98 can take depending on the mode are as follows.
  • the boundary scan registers of the semiconductor devices 3E, 4E, and 8E are connected to the common test data input terminal TDI to the common test data output terminal.
  • a third individual connection state is established in which the common test data input terminal TDI is connected to the common test data output terminal TD0.
  • semiconductor devices 3E, 4E, and 8E are mounted face down on mounting board 2E, it is difficult to visually confirm the terminal connection state between semiconductor devices 3E, 34E, and 8E and mounting board 2E.
  • mount the mounting board 2E on the test board make the JTAG C95 select the serial connection state by the mode signal T MOD E, and connect the external device of each semiconductor device 3E, 4E, 8E.
  • the test data is applied to the terminals from the tester via the mounting board 2E, and the test data is latched from the external terminals of the semiconductor devices 3E, 4E, 8E to the corresponding scan latches, and these are shifted to the shift registers.
  • the test data is returned from the common test data output terminal TD0 to the tester, and the match / mismatch with the test data is determined, so that the semiconductor device 3E, 4E, 8E and the mounting board 2E It is possible to check the electrical connection state.
  • the MCM 1 E is operated via the test, and when the debug target is the MCU 3 E, the JT AUC 95 is made to select the first individual connection state, and the MCU 3 E is connected to the MCU 3 E.
  • the scan latch latches information to be sampled, and the latched information is supplied from the common test data overnight output terminal TD0 to the test receiver by the shift register operation of the plurality of scan latches, and the supplied information is supplied. Can be analyzed.
  • the debug target is CGU 4 E
  • the JTAUC 95 selects the second individual connection state
  • the debug target is FPGA 8 E
  • the JT AUC 95 selects the third individual connection state. Then, the debugging operation may be performed similarly.
  • the JTAGU 18 By mounting the JTAGU 18 on the mounting board 2E in this manner, a connection check can be performed between the semiconductor devices on the mounting board 2E by boundary scan. Also, the debugging function realized by the semiconductor device using the JTAG port can be used by switching the selection state by TMODE.
  • FIG. 13 illustrates an MCM 1F which is a seventh embodiment of the electronic circuit device according to the present invention.
  • the MCM 1F shown in the figure is different from the MCM 1 in FIG. 1 in that the memory bus 12 is not provided and the RAM 7 is commonly connected to the system bus 13, and the other points are the same. It is.
  • the MCU 3F does not need to include the memory buffer 17 as a matter of course.
  • the high-speed access of the RAM by the MCU 3F is limited, but in applications where the high-speed operation on the left side is not required, there is no problem in data processing, and the cost of the MCM 1F can be reduced instead.
  • the MCM that does not use the memory dedicated bus 12 for the MCM also adopts an MCU that does not on-chip the flash memory 16 as shown in FIG. 6, and mounts the flash memory 11 on the mounting board as shown in FIG. Outside And SCU 9 and D together with flash memory 11 as shown in Fig. 8.
  • FIG. 14 exemplifies a configuration in which the MCM 1 of FIG. 1 is applied to a debugging device of a navigation system of an automobile.
  • MCM 1 has the configuration described in FIG. MCM1 is mounted on motherboard 46.
  • S CK indicates a crystal oscillator for generating a system clock S CK
  • d CK indicates a crystal oscillator for generating a display clock D CK, each of which supplies a clock to the M CM 1.
  • M from power supply circuit 100 via connector C 1
  • the signal from the operation switch 1 1 is connected to the serial communication port 9 of the MCM 1 via the connector C 9.
  • a vehicle speed signal indicating the speed of the vehicle is connected to peripheral I / O semiconductor device 102 via connector C8.
  • the MCU 3 on the MCM 1 can access the peripheral IZO semiconductor device 102 via the PCI bus port 31 of the FPGA 8, and can read the state of the vehicle speed signal.
  • the GPS antenna 103 receives GPS (Global Positioning System) radio waves and converts messages from multiple satellites into digital signals.It is connected to the peripheral I / O semiconductor device 102 via the connector C7. I do. The message can be read by the MCU 3 on the MCM 1 by accessing the peripheral I / O semiconductor device 102 via the PC bus port 31 of the FPGA 8.
  • GPS Global Positioning System
  • the DVD-ROM drive 104 stores map data and is connected to the peripheral I / O semiconductor device 102 via the connector C6.
  • the map data is read when the MCU 3 on the MCM 1 accesses the peripheral I / O semiconductor device 102 via the PC I bus port 31 of the FPGA 8. Can be put out.
  • Display 105 is connected to RGB analog signal port 33 of MCM1 via connector C3.
  • the display 105 displays an image on the screen according to the red, green, and blue color information and the horizontal and vertical synchronization signals superimposed on green.
  • the PC debugger 106 is a circuit on the MCM 1; a logic function definition data of the FPGA 8; a program write to the flash memories 11 and 16; and support control for debugging. It is connected to the FPGA program port 30 and the port 1 24 inside the MCU via connector C5.
  • the PC debugger 106 has: the definition data of the logic circuit to be mounted on the FPG A 8; Also, the PC debugger 106 has program information to be loaded in the flash memories 11 and 16, and instructs the PC debugger 106 to operate the flash memories 11 and 16 via the connector C 5 in response to an instruction from the operator. Outputs a write request to.
  • the MCU 3 receives the write request from the ⁇ [011 built-in peripheral 1 / port 24, the MCU 3 writes the write data accompanying the request to the flash memory 11 via the system bus 13. Alternatively, write a program to the on-chip flash memory 16.
  • Logic analyzer 107 is connected to internal signal probe port 28 of MCM 1 via connector C2.
  • the selected internal signal of the MCM 1 is output to the internal signal probe port 28, and the logic analyzer 107 always takes in the internal signal.
  • the logic analyzer 107 displays a signal taken into the display of the logic analyzer 107 according to an instruction from the operator.
  • the MCM 1 is equipped with the electrically rewritable flash memories 11 and 16 and the FPGA 8 with a variable logic function, thereby reducing the size of the system and increasing the operating frequency. In other words, the navigation system can be debugged and verified in the same state as the actual product.
  • Fig. 15 shows an example of the appearance of a car navigation system using MCM1.
  • the main body 110 accommodates a navigation system board and a DVD-ROM drive 104, which have the same functions as those shown in FIG. 14 on the motherboard 46, and the operation switch 101 and the display 105 are integrated.
  • the panel section 1 1 1 is connected to the main body 1 10 by a cable 1 12
  • the GPS antenna 103 is connected to the main body 1 10 by a cable 1 13
  • a power supply circuit 100 is connected to the main body by a cable from a vehicle battery.
  • the vehicle speed signal from the engine control unit is connected to the main body 110 via a cable 115.
  • connector C2, connector C4 and connector C5 shown in Fig. 14 are not used.
  • program information is stored in flash memories 11 and 16 in advance.
  • the FPGA 8 uses a nonvolatile FPGA, replaces the semiconductor device with a CB IC (Cell Base IC), writes the logic function definition data of the FPGA 8 from the flash memory 11, or the MCU 3
  • the configuration may be such that the logical function definition data to be written to the FPGA 8 is read from the DVD-ROM drive 104 and written to the FPGA 8.
  • Writing the logic function definition data circuit from the flash memory 11 to the FPGA 8 is enabled by setting the operation mode of the FPGA 8 from the system bus 13.
  • FIG. 16 shows an example of the MCU 3.
  • MCU3 consists of an internal bus 120, CPU 15, on-chip flash memory (I FLSH) 16, memory buffer 17, system bus buffer 73, flash control unit (FLS CNT) 121, and MCU built-in peripheral circuit 122.
  • the CPU 15 outputs a memory address to the internal bus 120 and operates according to the read program instruction on the memory.
  • the memory buffer 17 reads from and writes to the memory on the memory bus.
  • the system bus buffer 73 reads and writes data from and to devices on the system bus.
  • the flash control unit (FLS CNT) 121 reads and writes to the flash memory 16.
  • the memory control signal instructs writing and reading to and from the flash memory 16
  • writing and reading to and from the flash memory 16 are performed via the internal bus 120.
  • the MCU built-in peripheral circuit 122 responds to an instruction from the MCU peripheral interface 24 from the outside, and the address and the data are stored in the internal bus. Evening, read and write instructions are given.
  • the CPU 15 Normally, when power is supplied and reset is applied, the CPU 15 reads a program from the flash memory 16 or a memory on the memory bus or a predetermined address on the system bus and starts an operation.
  • the CPU 15 When a program is stored in the on-chip flash memory 16, the CPU 15 does not operate when the MCU 3 power is supplied and the reset is turned on by flash control from the program terminal 15. It is possible to write to and read from the flash memory 16.
  • writing can be performed by outputting the address of the flash memory 16 from the CPU 15 or the unit 122 around the built-in MCU 3.
  • the MCUs that do not need to be connected to the dedicated memory bus 12 can omit the memory buffer 1.
  • the FLSHCNT 12 21 is unnecessary.
  • Fig. 17 shows an example of an MCU 3G with a built-in FPGA.
  • the MCU 3G in the figure is different from the one in Fig. 16 in that the FPGA 130 and the FPGA GACNT 13 1 are mounted instead of the IFLSH 16 and the FL SH CNT 121.
  • the CPU 15 outputs the address of the memory to the internal bus 120, and operates according to the read program instruction on the memory.
  • the FPGA control unit (FPGACNT) 131 reads and writes to the FPGA 130 when the address output to the internal bus 120 is the address of the FPGA 130, and However, when the FPGA control from the outside via the program terminal 25 instructs writing and reading to the FPGA 130, the FPGA 130 via the internal bus 120 To read and write.
  • the CPU 15 When storing the logic function definition data in the FPGA 130, when the power is supplied and reset, the CPU 15 does not operate and write to the FPGA 130 according to the setting from the control terminal 25. Can be done. When the writing is completed, the reset is released, and the entire system including the FPGA 130 starts operating. .
  • writing can be performed by outputting the address of the FPGA 130 from the CPU 15 or from the unit 122 around the MCU.
  • the FPGA 13 ⁇ can start operating by supplying an FPGA ACNT 131 with an activating signal (not shown) to the FPGA 130 in response to an instruction from the CPU 15.
  • the required logic functions can be programmed and operated in the FPGA 130, and the operation speed is greatly increased compared to the case where the FPGA 8 is mounted on the mounting board. It becomes possible to plan.
  • the logic function definition information mounted on the FPGA 130 can be arbitrarily rewritten, it is more desirable to have the FPGA 130 on-chip as shown in FIG.
  • Fig. 18 shows an example of an MCU 3H with a built-in FPGA and flash memory. It is also possible for the MCU 3H to make both the FPGA 130 and the flash memory 16 on-chip. In particular, if both are on-chip, the logical function definition information of the on-chip FPGA 130 can be stored on the on-chip flash memory 16, and the on-chip flash memory 16 is automatically stored from the on-chip flash memory 16 when the power is turned on. By writing the logical function definition information to the This has the effect of preventing the period from being shown to the outside.
  • a microcontroller MCU that uses the on-chip flash memory 16 and the on-chip FPGA 130 for debugging, and uses the on-chip flash memory 16 as a mask ROM during mass production and the on-chip FPGA 130 as a logic gate circuit. Even if it is adopted, the change of the mounting substrate itself is completely unnecessary. As shown in Fig. 1, when the FPGA is not on-chip, if the FPGA 8 is replaced with an ASIC during mass production, if there is no compatibility in the electrical and physical configuration of the external terminals, the mounting board will be small. Need to be modified.
  • Fig. 19 shows a schematic flowchart from the development plan of a specific electronic circuit device to obtaining a prototype (prototype system).
  • a desired system is planned and its specifications are determined (S1). Based on this, the contents of the project are clarified at least until a functional block diagram based on a block diagram is obtained (S2).
  • For functional blocks identify hardware such as peripheral functions in a logical description language such as RTL, and create a CPU operation log to realize the functions in a high-level language such as C. Yes (S3).
  • debugging is performed by a proto system using the MCM 1 described in FIG. 1 (S6).
  • the logical function is set in the FPGA of the MCM 1 according to the logical description data (S4).
  • the program created according to the program description is written to the MCU's on-chip flash memory (S5).
  • the peripheral functions to be debugged or developed are provisionally realized by the FPGA, and the functions to be realized by software are provisionally specified by the on-chip flash memory.
  • the proto-system using the MCM 1 programmed in this way is actually operated to perform system debugging and software debugging. Debug results feed to on-chip flash memory and FPGA Bugs are fixed, and bugs related to software and hardware are fixed while debugging is repeated. After the prototype system is completed, it is better to use MCM 1 for small-volume product systems.
  • a sensor in addition to the analog circuit, a sensor, an accelerator, a power supply circuit, or the like may be mounted on the MCM 1 if possible.
  • the circuit configuration of FPGA is not limited to FIG.
  • the nonvolatile memory is not limited to the flash memory, but may be a ferroelectric memory.
  • the type and the circuit configuration of the semiconductor device mounted on the mounting board are not limited to those in the above-described embodiment, and can be appropriately changed.
  • the high-density mounting board 2 is configured so that semiconductor devices having a plurality of surface mounting configurations can be mounted. However, if necessary, the high-density mounting board 2 may be changed so that both a semiconductor device having a surface mounting configuration and a semiconductor device having a so-called wire bonding configuration in which electrical connection is performed by connector wires can be mounted. .
  • the main surface of the high-density mounting board is provided with the bump electrodes as described above for a semiconductor device having a surface mounting structure and a semiconductor chip forming a semiconductor device having a wire bonding structure. A bonding area for bonding and fixing and a pad electrode corresponding to the bonding pad of the semiconductor chip are provided.
  • the electronic circuit device having the MCM configuration has a feature that the operation speed can be increased according to such a feature that can be made compact.
  • the size of an electronic circuit device having an MCM configuration will be slightly larger than that of a case using a one-chip LSI.
  • the configuration using the semiconductor chip constituting the microcomputer 3 having the memory buffer 7 has the operation speed that can be achieved by the one-chip LSI. It is worth paying attention to when considering an electronic circuit device that has characteristics that can correspond to the characteristics.
  • the memory buffer 7 increases the signal speed by reducing the signal amplitude instead of or in addition to the configuration in each of the above-described embodiments.
  • a signal level conversion function may be provided, and further, a signal forming configuration capable of supporting high speed, such as a differential signal or complementary signal transmission technique, may be employed.
  • the semiconductor device that forms the FPGA if necessary, it is possible to set up a semiconductor device that has a dedicated logic circuit for a specific application and an FPGA. That is, it is possible to set a semiconductor device or the like in which the MCU 3 and the FPGA 8 are one chip.
  • logic function parts that need to be changed each time in response to version changes, etc., and fixed for that specific application It is possible to divide it into a logical function part that has been optimized.
  • specific applications include various applications such as image data processing applications, audio signal processing applications, and vehicle control applications including engine control.
  • a semiconductor device having a dedicated logic circuit and an FPGA as described above is suitable. In other words, it is possible to shorten the development period by reducing the size of the logic function part configured as an FPGA.
  • the present invention relates to an electronic circuit device that can be used for debugging and realizing a proto system at an early stage of system development leading to system-on-chip or MCM, and an electronic circuit device that can be used as a product system. It can be widely applied to electronic circuit devices that are MCM-based or use MCM.

Description

明 細 書 電子回路装置 技術分野
本発明は、 マルチチヅプモジュール （M C M ： Multi Chip Module) 化された電子回路装置に関し、 例えば、 システムオンチップ（S 0 C ： System On a Chip) 化若しくは M C M化に至るシステム開発の早い段階 においてデバッグゃプロトシステムの実現に利用可能とされる電子回 路装置に適用して有効な技術に関する。 背景技術
半導体集積回路（L S I ) は高集積化及び高機能化により、 設計が複 雑化し、 L S Iのュ一ザがその応用システムの開発を企画してから、 そ のシステムのための L S Iが完成するには、例えば 1年のような長期間 を要するのが少なくない。開発期間が長いと、市場の状況に即応できな い恐れが生ずる。開発期間を短縮するには、設計の早い段階で不具合を 発見できることが大切である。
M C M技術は、 L S Iの複雑化を解消し、比較的短期間に所望する電 子装置を得る上で考慮してよい技術である。 M C Mは、 例えば、 マイク 口プロセッサゃメモリなどの L S Iをビルドァヅプ基板などの高密度 実装基板に実装するいわゆるモジュール化によってして、 S 0 C化され た L S Iと同等の機能の電子回路装置を構成するものとされる。
所望のシステムを構成するための電子回路装置を比較的短期間に得 ようとする場合や、設計を行うべき L S Iの不具合を予め回避するには、 F P G A (Field Programmable Gate Array) の'利用が有効である。 す なわち、 FPGAによって早い時期で所要の論理機能を実現することが でき、 その論理機能についての不具合を洗い出すことができ、 不具合が 有ると明らかになったときのその不具合の解消を早く行うことができ るからである。例えば、 FP GAの多数の記憶セルに接続定義データを 与えることによって圧縮或は通信プロ トコルなどの所望の論理機能を 実現してそれを動作させ、その動作結果に基づいて所望の論理機能に対 するデバッグが可能になる。 これにより、 F P GAそれ自体によって所 望の論理機能を得ることができる。 また、 最終的に LS Iを構成しょう とするときでも、 FPGAの利用によって L S I設計の早い段階で論理 機能のバグを発見して除去することが可能になり、 L S I設計を短期間 に行うことが可能となる。
CPUの動作プログラムは、フラヅシュメモリなどの電気的に書き換 え可能な不揮発性メモリを使用するなら、その不揮発性メモリ上でその 内容の書き換えを行なうことができる。 これにより、 システムの微調整 若しくは小規模な修正に対して即座に対応することが可能になる。その ようなマイクロコンピュー夕は FPMC (Field Programmable Micro Computer) とも称される。
本発明者は、 MCM、 FPGA, F PMCなどの技術を有機的に結合 して、 S 0 C化に至るシステム開発の早い段階においてデバッグやプロ トシステムの実現に資することについて検討したが、そのような技術的 思想は未だ提供されていない。
本発明者は、 そのような技術の検討過程においても、 以下の問題点を 見出した。
第 1に、 MCMと FPGAを個別に用いると、 両者を搭載する基板サ ィズが大きくなり、 配線の長さが長くなり、所望の特性を得る事ができ ず、 S 0 Cの構成と同等の機能を実現できない場合の有ることが明らか にされた。
第 2に、 M C M上で高速データ転送を実現する場合には、 M C Mを実 装するボード上に比べて配線の特性ィンピ—ダンス不整合による反射 の影響が大きく、 L S Iの出力回路に対して出力インピーダンスを微調 整した方が望ましい場合もあると予想される。
第 3に、ビルドアップ基板のような高密度実装基板に面実装タイプの 半導体数積回路をフエースダウンで実装するような場合を想定すると、 実装基板における配線との接続不良の検証や実装した半導体集積回路 に対するテストの容易化を実現することが望ましい。
第 4に、デ一夕処理の高速化にはマイクロコンビュ一夕とメモリとの 間のデータ転送を高速化することが必要である。 なお、 本発明がなされ た後の調査によって特閧平 8— 1 6 7 7 0 3号公報の存在を知り得た。 しかし、 かかる公報記載の発明は、 半導体素子構造の相異の観点で、 例 えば D R A M (ダイナミヅク型 R A M ) を、 メモリセル構成部分と論理 回路部分とに分け、 それらを別々の半導体チップとして構成し、 それら 半導体チップ相互を搭載基板上において電気的に接続するものであり、 後の説明からも更に詳しい内容が明らかとなる本発明と全く異なるも のである。
本発明の目的は、 S 0 C化等に至るシステム開発の早い段階において デバッグを容易化することができ、 また、 プロ トシステムの実現にも資 することができる電子回路装置を提供することにある。
本発明の別の目的は、 論理機能を可変にでき、 しかもデータ処理に必 要なデータの転送速度を高速化できる、電子回路装置を提供することに ある。
本発明の更に別の目的は、 高速データ転送を実現する場合に、 配線の 特性ィンピーダンス不整合による反射の抑制が容易な電子回路装置を 提供することにある。
本発明のその他の目的は、ビルドアップ基板のような高密度実装基板 に面実装タイプの半導体集積回路をフェースダウンで実装したときの 実装配線との接続不良の検証や実装した半導体集積回路に対するテス トを容易化することができる電子回路装置を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の 記述と添付図面から明らかにされるであろう。 発明の開示
《概要》
本発明に係る電子回路装置のうち代表的なものの概要を説明する。主 に、 ビルドアヅプ基板などの高密度基板上にマイクロコンピュー夕 （M C U ) と D R A M等のランダムアクセスメモリ （R A M) とを配置し、 高速データ転送可能に両者をメモリ専用バス結合する。高密度実装基板 上には、 また、 マイクロコンピュ一夕の所要の周辺機能などを予め模擬 できるように可変論理回路としての F P G Aに代表されるプログラマ プルデバイスが搭載され、前記マイク口コンピュータは必要に応じてそ の動作プログラムを電気的に書き換え可能な不揮発性メモリを内蔵す るものとされる。前記高密度実装基板は例えばマザ一ボードに実装可能 なドー夕ボ一ドとされ、 実装用外部端子を底面に有し、 システムオンチ ヅプされた M C Mと同じようにマザ一ボードへの実装が可能である。 この電子回路装置により、 M C M、 F P G A, F P M Cなどの技術を 有機的に結合して、動作速度やノイズなどの点で障害を生ずること無く、
S 0 C化等に至るシステム開発の早い段階においてデバッグを容易化 することができ、 また、 プロトシステムの実現にも資することができる。 更に、 開発から試作、 更に製品化への期間短縮に寄与する。 或は、 上記 電子回路装置を S 0 Cの L S Iに代わる最終製品として位置付けると、 少量多品種の場合には圧倒的な価格低減の優位性があり、 性能、基板サ ィズの点でも S 0 Cに匹敵する。
本発明に係る電子回路装置を数種類の態様に分けて更に詳述する。 《論理機能のプログラマブル化》
電子回路装置は、半導体デバイスとして C P Uを備えたマイクロコン ピュー夕、 ランダムアクセスメモリ、 及び多数の記憶セルに与えられる 結線定義情報や論理定義情報のような論理構成定義データに応じて論 理機能がプログラマブルに実現されるプログラマプルデバイスを有す る。前記マイクロコンピュ一夕、 ランダムアクセスメモリ、 及びプログ ラマブルデバイスは夫々別々の半導体チップに形成され且つ前記半導 体チップとは別の共通基板の一方の面に実装され、前記共通基板は他方 の面にその他の回路基板への実装用外部端子を有する。前記実装用外部 端子は前記プログラマブルデバイスに接続可能にされる。論理構成定義 デ一夕に応じてプログラマプルデバイスに所望の論理機能を設定する ことにより、 電子回路装置で実現すべき機能、 特にハードウェアを主体 として実現すべき機能を実現することができ、システム開発の早い段階 におけるデバッグの容易化、 プロ トシステムの実現、 に資することがで きる。
《動作プログラムのプログラマブル化》
前記マイクロコンピュー夕は C P Uの動作プログラムを電気的に書 き換え可能に保持することが可能な第 1の不揮発性メモリを有してよ い。 これにより、 実現すべき機能をソフ トウェア主体で模擬することが でき、 この点でデバッグの容易化、 プロ トシステムの実現、 に資するこ とができる。
《プログラマブルデバイスの C P U周辺回路化》 前記共通基板は、前記マイクロコンピュー夕及びプログラマブルデバ イスを接続する共通バスを有してよい。 これにより、 C P U若しくはマ ィクロコンビュ一夕は共通バスを介してプログラマプルデバイスをそ の周辺回路として容易に機能させることが可能になる。
《制御データなどのプログラマブル化》
共通基板は、前記共通バスに接続されて前記共通基板に実装された電 気的に書き込み可能な第 2の不揮発性メモリを更に有してよい。前記第 2の不揮発性メモリに C P U若しくはマイク口コンピュータが参照す る制御デ一夕テ一ブルなどをプログラマプルに設定して、システムデバ ッグを行なうことができる。
《メモリアクセスの高速化》
前記マイクロコンピュータは、 M C M構成に好適なように、例えばメ モリバッファを有するようにされる。前記メモリバッファと前記ランダ ムアクセスメモリは、共通基板に形成されたメモリ専用バスを介して接 続される。特に制限されないが、前記メモリ専用バスは前記共通基板に おける前記実装用外部端子と非接続にされる。これによつてメモリ専用 バスが高速メモリアクセスを制限するような余分な負荷を持ってしま うことが回避される。メモリバッファとメモリ専用バスを採用すること により、 パスの並列ビッ ト数、 バスの信号振幅、 バス駆動方式などを、 利用するランダムアクセスメモリに合わせて最適化することが容易で あり、 高速化の要請に的確に対応することが容易になる。
前記メモリバヅファは、前記メモリ専用バスに接続する出カバッファ を有する。上記出力バッファは、 出力 M O S トランジスタ及びこれに結 合された出力インピーダンス制御用 M O S トランジスタを備える。出力 ィンピーダンス制御用 M O S トランジスタは電圧発生回路を持つよう な制御回路から出力される制御電圧をゲート電極に受けてィンビーダ ンス制御可能にされる。前記出カインピ一ダンス制御用 M O S トランジ ス夕は、 例えば、 実際には、 並列接続された複数個の M O S トランジス 夕から構成され、オン状態にされる トランジス夕の数に応じてそのオン 抵抗が相違される。半導体集積回路における出力バッファの出カインピ —ダンスの変動や、共通基板での配線を含むメモリ専用バスの特性ィン ピ一ダンスの変動にかかわらずにそれら相互のィンピーダンスを整合 させることが可能になるから、結果として信号反射のような不所望な信 号成分の発生を抑えることができ、 高速メモリアクセスが可能となる。 《高密度実装基板》
前記共通基板は、 ガラス基板と、前記ガラス基板の一方の主面に形成 された多層配線層とを有し、前記多層配線層の表面には多層配線層の所 定の配線に導通する半導体デバイスの実装用接続端子が配置され、前記 ガラス基板の他方の主面には前記多層配線層の所定の配線に前記ガラ ス基板の主面を貫通して導通する前記実装用外部端子が配置され、ビル ドアップ基板などの高密度実装基板として実現される。この高密度実装 基板に搭載されるマイクロコンビュ一夕、 ランダムアクセスメモリ、及 びプログラマブルデバィス等の各半導体デバイスは、例えば面実装可能 なマイクロバンプのような外部端子が底面にアレイ状に配置されたよ うなペアチップとして、 或いは C S P (チヅプサイズパッケージ） 技術 によってパッケージに封止されたチップとして用意され、高密度実装基 板の実装用接続端子にフェースダウンで面実装される。
上記高密度実装基板は、半導体チップのほとんどを構成するシリコン と同程度に反りや寸法変動が小さいことや、安価であることが望ましい。 それら要求を満たす好適なものとしてガラス基板をあげることができ る。ガラス基板に対しては導体膜形成や絶縁膜形成のような成膜技術、 及び、フォトリソグラフィ技術を使って微細な多層配線やスルーホール が形成される。 このような半導体チップ形成と類似の成膜、加工技術に よって、実装基板には半導体デバイスなどの電子部品を高密度に実装す ることができる。上記の高密度実装基板は、上記のように多層配線が形 成された一方の面に夫々別々の半導体チツプとして構成された複数個 の半導体デバイスを実装するための共通のビルドァップ基板を成す。前 記ビルドアップ基板の他方の面には当該ビルドアップ基板をその他の 回路基板へ実装するための外部端子が設けられる。 また、高密度実装基 板でガラス以外にも低熱膨張のセラミック或いは耐熱性のある有機樹 脂も用いることができる。
《 J T A Gによる検証機能》
ここでは、 半導体デバイスそれ自体が J T A G (Joint Test Action Group IEEE標準 149.1) によるバウンダリスキャン若しくはビルト . イン 'テスト機能を有する場合に着目する。前記複数個の半導体デバイ スの全部又は一部は、 テスト制御端子の入力に応答して、所定の外部端 子に接続さた複数個のスキャンラッチを、テストデ一夕入力端子とテス トデ一夕出力端子との間で直列形態でシフトレジス夕動作させて、テス ト用の外部入出力が可能にされ、これによつてバウンダリスキャンゃビ ルト 'イン .テスト機能が実現される。半導体デバイスのこの機能を利 用可能なように、前記ビルドアップ基板は、各半導体デバイスのテスト 制御端子に並列的に接続される共通テスト制御端子と、共通テストデ一 夕入力端子と、共通テストデ一夕出力端子と、選択制御回路とを備える ようにされる。前記選択制御回路は、半導体デバイスのテストデ一夕出 力端子と他の半導体デバイスのテス トデ一夕入力端子を接続して複数 個の半導体デバイスを前記共通テストデ一夕入力端子から共通テスト データ出力端子に直列的に接続する直列接続状態と、半導体デバイス毎 にそのテストデータ出力端子及びテストデ一夕入力端子を前記共通テ ス トデ一夕入力端子及び共通テス トデータ出力端子に個別的に接続す る個別接続状態とを、 モード信号に従って選択可能にする回路である。 ビルドァップ基板にフェースダウンで半導体デバイスを実装したと き、半導体デバイスとビルドァップ基板との端子接続状態は光学的観測 では確認し難い。実装状態を検証するには、 J T A G技術の利用が好都 合である。 すなわち、 テス夕からビルドアップ基板にモード信号のよう な制御信号を与え、その信号によって前記選択制御回路に前記直列接続 状態を選択させ、各半導体デバイスの外部端子にテス夕からビルドアツ プ基板を介してテストデ一夕を与え、これを各半導体デバイスの外部端 子からそれそれに対応されるスキャンラッチにラッチさせ、それらをシ フ トレジス夕動作させ、前記共通テストデ一夕出力端子からテスタに帰 還させ、 テス トデータとの一致 Z不一致を判定することにより、 半導体 デバイスとビルドアツプ基板との電気的接続状態を確認することが可 能になる。
電子回路装置のデバッグを行う場合にもまた J T A G技術が利用で きれば好都合である。 すなわち、 エミユレ一夕のような所要の外部制御 装置によって電子回路装置を動作させ、前記選択制御回路に前記個別接 続状態を選択させて、着目する半導体デバイスのスキャンラッチにサン プリングすべき情報をラッチさせ、ラツチされた情報を複数のスキャン ラッチのシフ トレジスタ動作にて前記共通テス トデ一夕出力端子から 外部制御装置に供給して、供給された情報を解析することが可能になる。 上記 J T A Gによる検証機能を備えた電子回路装置にも、前述のビル ドァップ基板による高密度実装基板構造を採用可能である。前記複数個 の半導体デバイスとして、 C P Uを備えたマイクロコンピュー夕及びラ ンダムアクセスメモリを搭載し、前記マィクロコンピュー夕を前記実装 用外部端子に接続可能としてよい。 このとき、前記マイクロコンビュ一 6
10 夕には C P Uの動作プログラムを電気的に書き換え可能に保持するこ とが可能な第 1の不揮発性メモリを内蔵させれば、電子回路装置で実現 すべき機能をソフ トウエア的な観点より模擬することが容易になる。ま た、 前記マイクロコンピュー夕にメモリバヅファを設け、 前記メモリバ ヅファと前記ランダムアクセスメモリをメモリ専用バスで接続するこ とにより、 前述と同様に、 メモリアクセスの高速化を実現できる。 この とき、前記メモリバッファの出力回路を前述と同様に出力インピーダン ス可変可能に構成すれば、メモリ専用バスとのインピーダンス整合を採 り易くなる。更に、 半導体デバイスの一つとして前記プログラマブルデ バイスを採用すれば、電子回路装置で実現すべき機能をハードウエア的 な観点より模擬することが容易になる。 本発明の更に別の態様による電子回路装置は、電子回路装置を実装す るマザ一ボードに前記プログラマブルデバイスを外付けデバイスとし て搭載する。但し、 外付けとすることによる配線長の増大、 システムの 大型化という点で劣ることになるが、 ドー夕ボ一ドのコス トを低減させ ることができる。 また、 F P G Aで実現すべき論理規模の大小に対して 無駄無く適切に対応することができる。
詳しくは、マイクロコンピュー夕及びランダムアクセスメモリが実装 されたドー夕ボ一ドと、多数の記憶セルに与えられる論理構成定義デ一 夕に応じて論理機能がプログラマブルに実現されるプログラマプルデ バイス及び前記ドー夕ボードが実装されるマザ一ボードとを有し、前記 マイクロコンピュー夕及びランダムアクセスメモリは夫々別々の半導 体チップに形成されて ドー夕ボードの一方の面に実装され、前記ドー夕 ボードは他方の面にマザ一ボードへの実装用外部端子を有し、前記実装 用外部端子はドー夕ボード上で前記マイクロコンピュー夕に接続にさ れて成る。
この態様においても、前記マイクロコンピュータに動作プログラムを 電気的に書き換え可能に保持する第 1の不揮発性メモリを内蔵させ、ま た、マイクロコンピュータにメモリバッファを内蔵させて前記ランダム アクセスメモリをメモリ専用バスで接続するようにしてもよい。そして、 前記メモリバッファには出カインピーダンス可変の出力回路を採用す るとよい。 図面の簡単な説明
第 1図は本発明に係る電子回路装置の第 1の実施例である M C Mの ブロヅク図である。
第 2図には第 1図の M C Mの断面構造を概略的に例示する縦断面図 である。
第 3図は M C Mの断面構造のうち多層配線層の詳細構造を例示する 縦断面図である。
第 4図は F P G Aの詳細な一例を示すプロック図である。
第 5図は M C Uにおけるメモリバッファの詳細な一例を示す回路図 である。
第 6図は本発明に係る電子回路装置の第 2の実施例である M C Mを 例示するプロック図である。
第 7図は本発明に係る電子回路装置の第 3の実施例である M C Mを 例示するブロック図である。
第 8図は本発明に係る電子回路装置の第 4の実施例である M C Mを 例示するプロック図である。
第 9図は本発明に係る電子回路装置の第 5の実施例を示すプロック 図である。 第 1 0図は本発明に係る電子回路装置の第 6の実施例である M CM を例示するプロック図である。
第 1 1図は半導体デバイスが有する J TAGの構成を概略的に例示 するブロック図である。
第 12図は半導体デバイスのバウンダリスキャン機能に呼応して設 けられた J TAGユニッ トと半導体デバイスとの接続関係を中心とし て例示した M CMのプロック図である。
第 13図は本発明に係る電子回路装置の第 7の実施例である MCM を例示するプロック図である。
第 14図は第 1図の M CMを自動車のナビゲーシヨンシステムのデ バック装置に適用した構成を例示するプロック図である。
第 1 5図は M CMを用いた自動車のナビゲ一シヨンシステムの概略 的な外観図である。
第 1 6図はオンチヅプフラヅシュメモリを有する MCUを例示する プロヅク図である。
第 17図は F P G Aを内蔵する MCUを例示するプロック図である。 第 1 8図は FPGAとフラッシュメモリを内蔵する MCUを例示す るプロヅク図である。
第 1 9図は特定の電子回路装置の開発計画からプロ トシステムを得 るまでの概略的な開発手順を示すフローチヤ一トである。 発明を実施するための最良の形態
第 1図には本発明に係る電子回路装置の第 1の実施例である M CM 1が例示される。 特に制限されないが、 MCM1は、 表示及び描画並び に圧縮などのグラフィ ヅクス制御に向けたシステムへの適用を意図し た例とされる。 W 同図に示される M C M 1は、高密度実装基板 2の一方の主面に複数個 の半導体デバイスとして、 例えばマイクロコンピュ一夕 （MCU) 3、 クロヅク発生ュニッ ト （ C G U ) 4、 電源制御ュニヅ ト （ P C U ) 5、 スィツチュニヅ ト （SWU) 6、 ランダムアクセスメモリ （RAM) 7s プログラマプルデバイス （FPGA) 8、 シリアルコミュニケ一シヨン ユニッ ト （S CU) 9、 デジタルアナログコンバータ （DAC) 10、 フラッシュメモリ （FLSH) 1 1を有する。 前記ダイナミヅクメモリ 7はメモリ専用バス 12でマイクロコンピュー夕 3に接続される。マイ クロコンビュー夕 3、 FPGA8及びフラッシュメモリ 11は共通バス としてのシステムバス 13を共有する。
CGU 4はシステムクロック信号 S C Kと表示系クロック信号 D C Kを入力し、 周波数の分周又は遞倍等を行なって、代表的に例示される 表示タイミングクロヅク信号 20を FPGA8に、基準クロック信号 2 1を MCU 3及び FPGA8に供 する。
前記 MCU3は、 代表的に示された CPU 15、 オンチップフラヅシ ュメモリ （I FLSH) 16、 及びメモリバッファ （MBUF) 17を 有する。前記オンチップフラッシュメモリ 16は電気的に書き換え可能 な不揮発性メモリであり、 CPU 15の動作プログラムを格納する。 C PU 15は内部フラッシュメモリ 16、 RAM 7、 又は外部のフラッシ ュメモリ 1 1から命令を所定の制御手順にしたがってフェッチし、これ を解読して命令を実行する。メモリバッファ 17は RAM 7個有のィン タフヱ一ス仕様を満足して前記メモリ専用バス 12に結合される。
MCU3は、 PCU5からのシステムリセヅ ト信号 22がアサートさ れるとリセッ ト動作を開始し、 ネゲ一トされると、 CGU4からの基準 クロック信号 21に同期して動作を開始する。 MCU 3は、 特に制限さ れないが、周辺ィン夕フヱース端子 24及びプログラム端子 25を介し て高密度実装基板 2の外部とィン夕フヱ一ス可能にされ、実装基板 2の 外部から MCU 1に内蔵の図示を省略する制御ュニッ トを介してオン チヅプフラッシュメモリ 16を書き換え可能になっている。即ち、 MC U 3は、プログラム端子 25からのプログラムモードの指示に応答して オンチヅプフラヅシュメモリ 16を周辺ィン夕フェース端子 2 を介 して外部から前記図示を省略する制御ュニッ トを介してアクセス可能 にされ、 この状態で MCM 1の外部から書き換えが行なわれる。
P CU 5は竃源制御行なうと共にリセッ ト動作を管理する。; P CU 5 は、 外部電源端子 26から外部電源を入力し、 例えばこれを降圧及び昇 圧して、 実装基板 2上で使用する内部電源電圧 VO, V I, V2を生成 する。 例えば、 MCU3等には 1. 8V、 3. 3 Vの内部電源電圧が供 給され、 S CU 9及び D AC 10には 12 Vの内部電源電圧が供給され る。 PCU5は、 リセヅ ト管理機能として、 FPGA8のプログラム完 了信号 27と外部電源電圧を監視し、外部電源電圧が安定化していると き、プログラム完了信号 27がアサートされるのを条件にリセヅ ト信号 22をアサートし、一定時間経過後にそのリセッ ト信号 22をネゲート して、 MCU3及び FPGA8の実動作を開始させる。
S W U 6はデバッグに際して実装基板 2上で着目すべき信号を選択 してモニタ端子 28に出力可能にする回路である。第 1図では代表的に システムバス 13が S WU 6に接続され、その接続配線がシステムバス の負荷を不所望に増大させないようバッファ 6 Aを介して接続される。 SWU 6がどの信号線をモニタするかは、モニタ動作の前に MCU 3が システムバス 13を介して S WU 6のコントロールレジス夕 (図示せ ず） に選択制御情報をセッ トすることによって決定される。
RAM 7は DRAM又はシンクロナス： DRAMなどのダイナミック メモリ、 或は S H AMなどのス夕ティ ヅクメモリである。メモリバッフ ァ 1 7は R A M 7に適合するィン夕フェース仕様を有し、信号振幅の大 きさ、 アドレス、 デ一夕及びアクセス制御コマンドなどをやり取りする ためのプロ トコル等を満足できりるようになつている。アクセス制御コ マンドは、 例えば、 S D R A Mであれば、 クロックイネ一ブル信号、 メ モリイネ一ブル信号、 ロウアドレスストローブ信号、 カラムアドレスス トロ一ブ信号、 ライとイネ一ブル信号、 ァゥトプヅ トイネ一プル信号と して位置付けられる信号機能とされる。
F P G A 8は、 特に制限されないが、 その内部にマトリクス状に配置 された多数の信号パス、信号パスの接続経路を選択する多数の可変スィ ツチセル、 及び多数の可変論理セルを有する。可変論理セルの論力機能、 可変論理セルと信号パスとの接続形態は、データラッチ回路にラッチさ れる論理構成定義データ （論理機能定義データとも称する） によって決 定され、 前記可変スイッチセルによる信号パスの接続形態は、 データラ ツチ回路にラッチされる論理構成定義デ一夕によって決定される。デー 夕ラッチ回路はスタティ ックラッチ、或は不揮発性メモリセルによって 構成され、全てのデ一夕ラツチ回路に論理構成定義デ一夕を初期設定す ることにより、 F P G A 8のハードウェア的な論理構成が決定され、 そ の論理構成に従った動作を行なう。論理構成定義データを変更すれば、 F P G A 8の論理機能を変化させることができる。 F P G A 8はプログ ラムポート 3 0から論理構成定義データを読込み、読み込み完了すると、 プログラム完了信号 2 7を P C U 5に向けてアサ一トし、これによつて、 P C U 5はシステムリセヅ 卜信号 2 2をアサ一トする。
第 1図の実施例では、 F P G A 8には表示に関する論理機能を搭載さ せることを目的としており、 実装基板 2の外部とは P C I ( Peripheral Component Interconnect) バス端子 3 1による接続が採用され、 その他 に、 S C U 9を介してシリアル端子 3 2に接続され、 また、 D A C 1 0 を介してアナログ端子 33に接続される。シリアル端子 32は例えば図 示を省略する外部スィ ツチ及びキ一ボードなどの外部装置との通信に 利用可能にされ、 アナログ端子 33は図示を省略する CRT， LCD等 のディスプレイへの表示及び表示タイ ミング信号の出力に利用可能に される。
前記 S C U 9は前記図示を省略するスィッチ、キ一ボ一ドなどの入出 力デバイスとの通信を行うためのもので、 FPGA8を介して MCU3 が制御する。
前記 D AC 10は FPGA 8から表示クロックに同期して供給され るディスプレイへの表示データをアナログ信号に変換する。通常は、 赤, 緑、 青 （RGB)の輝度信号と、 緑に重畳する水平垂直同期信号を出力 する。
特に図示はしないが、 前記実装基板 2には、 必要に応じてコンデンサ や抵抗等の受動素子を配置することができる。
特に制限されないが、 第 1図の構成は、 システムの開発デバック時の 構成とされる。 同図の構成は、 デバック完了後の量産時には、 フラヅシ ュメモリ 1 1を； OMに変更し、 FPGA 8を所定機能のゲートアレイ 又は AS I C (Application Specific Integrated Circuit) などによ るカスタム LS Iに置きかえて構成すればよい。 SWU 6は取り外して よい。 なお、 第 1図の構成は、 必要ならば、 デバック完了後、 そのまま 製品として使用されてもよく、 またその後、 上記のようにカスタム LS Iへの置き換えが行われてもよい。第 1図の構成をデバッグ完了後、 そ のまま製品として使用する場合には、 F P G A 8の論理構成定義デ一夕 のためのリードオンリメモリ （ R 0 M)ないしはフラッシュメモリのよ うな不揮発性メモリが設けられる。かかる R 0 Mないしは不揮発性メモ リは、 MCM 1を搭載するマザ一ボード 46 (第 2図参照） 上のような 部分に設定され、システムの電源投入時のような起動時に F P GA 8へ 与えられる。 FPGA8の論理構成定義デ一夕は、 もし望なら、 MCM 1におけるフラッシュメモリ 1 1に不揮発的に書き込まれ、そしてシス テム起動時に FPGA 8へ与えられるようにされても良い。
次に、 前記 MCM 1を用いるシステムの開発デバッグ時において、前 記内部フラッシュメモリ 16に格納すべきプログラムと、 FPGA8で 実現すべき論理機能についてデバックを行う時の動作を説明する。
先ず、 FPGA8は、 前述のように電源投入後、 FPGAプログラム ポート 30から論理構成定義データが読込まれて、その論理構成が確定 すると、 PCU5のリセヅ ト管理機能により、 リセヅ ト信号 22にて M CM 1上でシステムリセッ 卜が行われる。リセヅ ト信号 22がネゲート されてリセヅ ト解除が行なわれると、 MCU 3はプログラム端子 25か らプログラムモ一ドの指示に応答して、周辺ィン夕フェース端子 24か らロードされるデバッグ対象とされる夕一ゲッ 1、プログラムをオンチ ップフラッシュヅメモリ 16に書き込み可能にする。 また、 MCU3は、 リセヅ ト解除後に、 CPU 15にオンチヅプフラヅシュメモリ 16の書 き換え制御プログラムを実行させることにより、 必要に応じて、 オンチ ップフラッシュメモリ 16の動作プログラムを書きかえることが可能 である。前記書き換え制御プログラムは予めフラッシュメモリ 1 1にス トァしておき、割込などを用いてそれを CPU 15に実行させればよい。
C P U 15による夕一ゲッ トプログラムの実行時にバス情報やその 他の内部情報を外部でサンプリング可能にするには、 CPU 15が夕一 ゲヅ トプログラムを実行する前に、デバッグ制御プログラムを実行して、 SWU 6のコントロールレジス夕にサンプリ ング情報の指定デ一夕を 初期設定させる。 これにより、 CPU 15が夕一ゲヅ トプログラムを実 行しているとき、指定されたサンプリング情報が SWU 6からモニタ端 子 2 8に出力され、この出力をロジックアナライザで受けてその波形を 観測可能にすることができる。
第 2図には第 1図の M C M 1の断面構造が概略的に例示される。高密 度実装基板 2は、 ガラス基板 4 0と、前記ガラス基板の一方の主面に形 成された多層配線層 4 1とを有し、所謂ピルドアップ基板若しくは複合 配線基板としての構成を備える。多層配線層 4 1は相互に絶縁層 4 2で 隔離された配線 1 2 , 1 3等が X , Y方向に配置されて構成される。 M C U 3等の半導体デバイスは、面実装可能なように、 その回路形成面側 に回路のための外部端子としての複数のバンプ電極 4 3を備えている。 該半導体デバイスは、バンプ電極を持つ通常のベアチップと同様に製造 されていても良いし、ゥェ一ハプロセスパッケージと称されるような半 導体ゥエーハレベルで回路素子、 配線、 パッシベ一シヨン膜、 バンプ電 極が形成され、 その後、 ダイシング等の半導体ゥェ一ハ分割技術によつ て各半導体デバイスを得るような方法によつて製造されていても良い。 前記多層配線層 4 1の表面には多層配線層の所望の配線層に電気的 結合する実装用接続端子としてのバンプ電極 4 4が設けられている。半 導体デバイスは、フェースダウンボンディング技術によって高密度実装 基板 2に搭載される。すなわち、半導体デバイスのバンプ電極 4 3と、 高密度実装基板 2のバンプ電極 4 4が接合される。前記ガラス基板 4 0 の他方の主面には前記多層配線層 4 1の所定の配線に、前記ガラス基板 4 0を貫通して電気的に結合する実装用外部端子としてのバンプ電極 4 5が設けられている。高密度配線基板 2は、 必要に応じて、 第 3図の ように各種配線 4 7を持つマザ一ボード 4 6に搭載される。すなわち、 高密度配線基板 2のバンプ電極 4 5は、マザ一ボード 4 6のランドパ夕 —ン 4 8に機械的電気的に結合される。
高密度実装基板 2におけるバンプ電極 4 4は、そのサイズ及びその複 数個の相互の間隔ないしはピッチが半導体デバイスにおけるバンプ電 極 4 3と対応する微小なサイズ、間隔ないしはピッチを持つようにされ る。 これに対して、 バンプ電極 4 5は、 比較的大きいサイズ、 及ぴ相互 間隔を持つようにされる。 そこで、 本件明細書では、 高密度配線基板 2 の半導体デバイスに対応されるべきバンプ電極 4 4を、その微小さに対 応する観点から、あるいはバンプ電極 4 5との呼称上の明確化の観点か ら、 マイクロバンプとも称することとする。
第 3図には M C M 1の断面構造のうち多層配線層 4 1の詳細構造を 例示する。 多層配線層 4 1は、 例えば 4層の配線 5 0〜5 3を有し、 そ れらは絶縁層 5 4 A〜5 4 Dにて分離され、回路を構成するための上下 配線相互間の接続は、絶縁層 5 4 A〜 5 4 Dに形成したスルーホール 5 5を介して行なわれる。
前記ガラス基板 4 0は例えば T F T液晶用基板などに使用される無 アル力リガラス或は半導体センサの透明部分に利用されるホウケィ酸 ガラス等によって構成され、 厚さはたとえば 0 . 5 m m程度である。 前 記配線 5 0〜 5 3はアルミ （A 1 )合金、銅（C u )、 タングステン（W ) などの金属配線材料によって構成される。絶縁層 5 4 A〜5 4 Dは例え ば酸化シリコン又はポリイミ ド膜などによって構成される。最下層の配 線 5 0の線幅及び間隔は例えば 1 Ο ^ π！〜 3 O ^ m程度であるのに対 し、最上層の配線 5 3の線幅及び間隔は夫々 1 π！〜 1 0〃m程度であ る。 前記マイクロバンプ 4 3， 4 4は例えば直径 5〃m〜l 0 0〃m程 度の金 （A u ) バンプ又は錫 （S n ) バンプから成る。 一方、 前記バン プ電極 4 5はマイクロバンプ 4 3， 4 4よりも融点の低い半田などによ つて構成され、 例えば数百 m程度の直径を有する。
前記配線 5 0〜5 3、 スルーホール 5 5、 マイクロバンプ 4 4などは フォ ト リソグラフィ技術を用いることにより高い寸法精度で製造する ことができる。配線 5 0は接着層を介してガラス基板 4 0にスパヅ夕リ ング法で堆積し、その後でフォトレジスト膜などを用いてパターンニン グして形成すればよい。上部配線 5 ；!〜 5 3もスパッタリングとパター ンニングによって形成することができる。絶縁膜 5 4 A〜5 4 Dは C V D法 （Chemical Vapor Deposition Method) による酸化シリコン膜の形 成や、塗布法によるポリィミ ド膜の形成などの成膜技術によって形成す ればよい。マイクロバンプ 4 4は例えば蒸着法で形成することができる。 バンプ電極 4 5は、 ガラス基板 4 0に貫通孔を形成し、 その奥部にバリ ァメタルを設け、その上から半田ボール供給法又はスクリーン印刷法に て半田を供給し、この半田をリフローすることによって形成することが 可能である。
上の説明からも明らかなように、実施例の M C Mのための高密度実装 基板 2は、 その一方の主面に、 半導体デバイスの外部接続端子 （バンプ 電極ないしはマイクロバンプ 4 3 )と対応される比較的微細なサイズの 接続端子（バンプ電極ないしはマイクロバンプ 4 4 ) とそれにつながる 多層配線とを持ち、その他方の主面に比較的大きいサイズの外部接続電 極 （バンプ電極 4 5 ) を持つものとして理解できる。
第 4図には F P G A 8の詳細な一例が示される。 同図に従えば、 F P G A 8は、 マトリクス配置された多数の可変論理ュニッ ト 6 0、 可変接 続ュニッ ト 6 1、 可変外部入出力回路 6 2 A〜 6 2 D、 行方向に延在さ れた複数の信号配線 6 3、 列方向に延在された複数の信号配線 6 4、 及 びプログラム制御回路 6 5などが、単結晶シリコンのような 1個の半導 体基板に配置されて成る。
.前記可変論理ュニッ ト 6 0、可変接続ュニッ ト 6 1及び可変外部入出 力回路 6 2 A〜6 2 Dは、 夫々可変スィヅチセル、 可変論理セル、 及び デ一夕ラツチ回路を有する。可変論理セルの論理機能、可変スィヅチセ ルによる可変論理セルと信号パスとの接続形態は、データラッチ回路に ラツチされる論理構成定義デ一夕によって決定される。各データラッチ 回路に対する論理構成定義デ一夕の供給はプログラム制御回路 65が 制御する。
第 5図には MCU 3におけるメモリバヅファ 17の詳細な一例が示 される。 メモリバッファ 17は、 MCU3の内部バス 70に含まれるァ ドレス ADR,データ DAT、 コントロール C NTの 3種類の信号線に 接続され、メモリイン夕フエ一ス 71で RAM 7のァドレスを判定し、 それが真であればメモリ I 0部 72を介して、 RAM 7にァドレス、 デ —夕、 コントロールの信号を出力する。
一方、システムバスバッファ 73も同様に前記内部バス 70からのァ ドレス ADR、 デ一夕 D AT、 コントロール CN Tの 3種類の信号線に 接続され、システムィン夕フェース 74でシステムパス 70上のァドレ スを判定し、 それが真であればシステムバス I〇部 75を介して、 実装 基板 2の外部にアドレス、 デ一夕、 コントロールの信号を出力する。 ここで、第 5図の実装基板 2上の小さな黒丸は実装基板 2上のマイク 口バンプ 44を示し、白丸は搭載する半導体デバイスのマイクロバンプ 43を示している。
実装基板 2の外部と接続する半田バンプ 45は、摩擦静電気による異 常高電圧のような、電気的には劣悪な環境にさらされてしまう可能性を 考慮に入れておいた方が望ましい。 すなわち、 静電気に対する対策を行 う必要がある。 そのため、 例えばシステムバスバッファ 73に例示され る I 0部 75には 2個のダイオード 76 A 抵抗 76B、 MOSトラン ジス夕 76 Cから構成される ESD(E l e c t o r o S t at i cD i s c h a g e ) 回路 76が設けられる。
一方、 メモリバス 12のように、 実装基板 2上の配線で閉じており、 外部からの影響が少ないバスの場合には、メモリ I〇部 72の入力バッ ファには、 抵抗及び M OSトランジスタが無く、 小型のダイオード 77 Aで構成される小さい E SD回路 77とすることができる。
このように、メモリバス 12に関しては E SD回路 77を非常に小型 に出来るため、 入力容量が小さくなり、 そのため消費電力が小さくなる 効果がある。 また、 チップ面積を小さくする効果がある。 更に、 信号の 伝搬が高速になる効果を得る。
上述のように、 E SD回路 77が小さくなり、 入力容量が小さく、 実 装基板 2上の配線のみで、 配線抵抗、 配線容量が小さくなると、 逆に信 号反射の影響が大きく見えてくる。 そのため、 メモリ 10部 72に例示 されるようにィンピ一ダンス制御を行える出力バッファ 78を採用す る。 ： AM 7に出力する信号は、 メモリインタフェース 71から出力さ れる信号 out p, ou t nを用いて、 論理値 " 1"， "0"、 ハイィ ンピ一ダンスが制御される。即ち、 電源電圧 Vd dにソースが接続され た MO Sトランジスタ 78 Pのゲートに信号 o u t pが供給され、接地 電圧 V s sにソース接続された MO Sトランジスタ 78 Nのゲ一トに 信号 0 u t nが供給される。
前記 MO Sトランジスタ 78P， 78Nのィンピ一ダンスが実装基板 2のインピーダンスに整合していれば、送信側終端として反射を減らす 事が可能である。 実際には、 L S Iの製造プロセスのばらつき、 使用す る実装基板 2の種類によって、インピーダンスを完全に合わせる事は難 しい。 そこで、 通常の出力バッファの MO Sトランジスタ 78P， 78 Nと直列にィンピ一ダンス制御用の MO Sトランジス夕 79 P , 79 N を挿入した。 この MQSトランジスタ 79 P , 79Nにインピーダンス 制御用電圧発生部 80の出力する電圧信号を与えることよって該揷入 したィンピ一ダンス制御用の MO Sトランジスタ 79 P， 79Nの抵抗 値が可変となり、 該電圧信号を最適値にすることで、 反射を減らすこと が可能となる。 この制御電圧信号は、 図示を省略する実装基板上の回路 から供給してもよい。 また、 M C U 3内部で、 反射の電圧を測定し、 測 定結果を上記制御電圧信号にフィ一ドバックさせる回路を採用しても よい。 また、前記制御電圧は実装基板 2の外部から供給するようにして もよい。
尚、 前記夫々のインピーダンス制御用 M O S トランジスタ 7 9 P , 7 9 Nは、 例えば、 実際には、 並列接続された複数個の M O S トランジス 夕から構成され、オン状態にされる トランジスタの数に応じてインピー ダンス制御用 M O S トランジス夕のオン抵抗を相違させるよにしても よい。 この場合、 インピーダンス制御電圧発生部 8 0は並列接続された 複数個の M O S トランジス夕の夫々に対するゲート制御信号を生成し、 必要なォン抵抗に従って前記複数ビッ トのゲート制御信号のハィレぺ ル及ぶ口一レベルを制御する。
上記メモリ I 0部 7 2の構成は R A M 7の入力バッファ及び出カバ ッファにも適用可能であり、 両方に適用する事で、 更に信号伝搬の高速 化の効果が増大する。 また、 E S D部 7 7が小さくできることで、 同じ 面積のチップ上に入力バッファ及び出力バッファの数を増やすことが 可能となるため、デ一夕の並列入出力ビッ ト数を增やすことが容易にな り、高速化を企図してメモリ専用バス 1 2を採用することと相俟って、 さらに高速なデータ転送性能若しくは高速なデータアクセス性能を実 現する事ができるようになる。
上記 M C M 1によれば以下の作用効果を得ることができる。
〔 1〕 システム開発に上記 M C M 1を利用すれば、 論理構成定義デ一夕 に応じて F P G A 8に所望の論理機能を設定することができ、 M C M 1 で実現すべき機能、特にハードウエアを主体として実現すべき機能を模 擬することができ、 これにより、 システム開発の早い段階におけるデバ ヅグの容易化、 プロ トシステムの実現、 に資することができる。
〔 2〕MCU 3が動作プログラム格納用にフラッシュメモリ 1 6を内蔵 することにより、特にソフ トウエアを主体として実現すべき機能を模擬 することができ、 この点でもデバッグの容易化、 プロ トシステムの実現、 に資することができる。
〔3〕前記1 〇113及ぴ？？ 0八 8がシステムバス 1 3を共有するから、 C PU 1 5若しくはマイクロコンビュ一夕 3はシステムバス 1 3を介 して F P GA 8をその周辺回路として容易に機能させることが可能に なる。
〔 4〕MCU 3のオンチヅプフラッシュメモリ 1 6とは別のフラヅシュ ッメモリ 1 1をシステムバス 1 3に接続して設けることにより、当該フ ラッシュメモリ 1 1に C P U 1 5若しくは MCU 3が参照する制御デ 一夕テーブルやデバッグ制御プログラム等をプログラマブルに設定し て、 システムデバヅグを行なうことができる。
〔 5〕前記 M C U 3にはメモリバッファ 1 7を設け、前記メモリバッフ ァ 1 Ίと前記 RAM7をメモリ専用バス 1 2で接続し、前記メモリ専用 バス 1 2をシステムバス 1 3や実装基板 2の外部接続端子とは非接続 とする構成を採用することにより、 バスの並列ビッ ト数、 バスの信号振 幅、 バス駆動方式などを、利用する RAM 7のィン夕フェース仕様に合 わせて最適化することが容易であり、 CPU 1 5によるメモリアクセス の高速化の要請に的確に答えることが容易になる。
〔6〕前記メモリバッファ 1 7の出力バッファ 7 8に、 出力 MO S トラ ンジス夕に直列接続された出カインピーダンス制御用 MO S トランジ ス夕 7 9 P, 7 9 Nを採用し、 出カインピ一ダンス制御用 MO S トラン ジス夕 7 9 P, 7 9 Nのィンピーダンスを制御可能にするから、 出カイ ンビ一ダンス制御用 MO Sトランジス夕 79 P , 79 Nのオン抵抗を制 御することにより、伝送線としてのメモリ専用バス 12とのィンピ一ダ ンスマッチングが容易になる。
〔7〕 シリコンと同程度に反りや寸法変動が小さく、 しかもシリコン よりも安価なガラスを基板材料に用いることにより、フォトリソグラフ ィ技術を使って基板上に微細な配線やスルーホールを形成でき、半導体 デバイスなどの電子部品を高密度に実装することができる。
〔 8〕以上より、 開発途上若しくは開発初期のシステムに対するデバッ クを実際に使用する動作周波数とほぼ同じ速度で行うことが可能とな る。 開発後の量産時にも、前述の如き高密度実装基板上の半導体デバイ スを大幅に変更することなく対応することができ、 また、 M CM 1によ る上記電子回路装置を S 0 Cの L S Iに代わる最終製品として位置付 けると、 少量多品種の場合には圧倒的な減価低減の優位性があり、性能、 基板サイズの点でも S 0 Cに匹敵するという効果がある。
第 6図には本発明に係る電子回路装置の第 2の実施例である M CM
1 Aが例示される。 同図に示される MCM 1 Aは、 第 1図の MCM 1に 対し、オンチヅプフラッシュメモリ 16を搭載しない MCU 3 Aを採用 した点で相違する。一般に、 フラッシュメモリに高速な動作を期待する 場合と、機密性の高い情報を L S Iチップ外部に出さないように保存し ておく場合にフラッシュメモリを M C Uの内部に搭載する。上記必要性 がない場合にはフラッシュメモリを搭載しない MCU 3 Aを使用すれ ば充分である。
その他に、 SWU6と PCU5が省略され、 動作電源 V0, VI, V 2は外部から直接供給される。プログラム完了信号 27は実装基板 2 A の外部に出力され、システムリセヅ ト信号 22は実装基板 2 Aの外部か ら供給される。その他の点については第 1図と同様であり、 その詳細な 説明は省略する。
第 7図には本発明に係る電子回路装置の第 3の実施例である M CM 1 Bが例示される。 同図に示される M CM 1 Bは、 第 1図の M CM 1に 対し、フラッシュメモリ 1 1を実装基板 2 Bの外部に配置した点で相違 する。フラッシュメモリ 1 1及び MCM 1 Bはマザ一ボ一ド 46に搭載 される。一般に、 フラッシュメモリはメモリバスに比べてアクセス速度 が非常に遅いから、用途によっては無理に実装基板 2 Bに搭載する必要 はない。 また、 フラッシュメモリ 1 1の記憶容量が用途に応じて大幅に 変動すことが予め予想される場合には、システムの柔軟性という点で実 装基板 2の外部に配置する方が得策である。
その他に、 SWU6と PCU5が省略され、 動作電源 V 0， V I, V 2は外部から直接供給される。プログラム完了信号 27は実装基板 2 B の外部に出力され、システムリセッ ト信号 22は実装基板 2 Bの外部か ら供給される。その他の点については第 1図と同様であり、 その詳細な 説明は省略する。
第 8図には本発明に係る電子回路装置の第 4の実施例である MCM 1 Cが例示される。 同図に示される M CM 1 Cは、 第 7図の M CM 1 B に対し、 S CU 9及び D AC 10も実装基板 2 Cの外部に配置した点で 相違する。 要するに、 実装基板 2 Cには、 MCU3 A、 RAM 7、 C G U4、 F PGA 8のみが搭載されて MCM 1 Cが構成される。 フラヅシ ュメモリ 11、 S CU9、 DAC 10及び MCM 1 Bはマザ一ボード 4 6に搭載される。実装基板を用いた論理変更可能なブラッ トフオームを 考えた場合には共通性の高い半導体デバイスのみを実装基板 2 C搭載 することが、様々なシステムへの適用を考慮した場合には得策である。 したがって、 FPGA8は第 8図の如く、 実装基板 2 Cの外部で SCU, D A Cに接続する利用形態に限定されることはない。 第 9図には本発明に係る電子回路装置の第 5の実施例を示す。同図の 電子回路装置に用いられる M CM 1 Dは、第 8図の M CM 1 Cに対し、 FPGA8も実装基板 2 Cの外部に配置し、これに応じて C GU 4 Dは システムクロック信号 S C Kに基づいて内部クロック信号 2 l int と外部クロック信号 21 ex tを生成し、内部クロック信号 2 l int を MCU 3に、外部クロック信号 21 extを FPGA8に供給可能に 構成される。 MCU3と FPGA8には別々にリセッ ト信号 22 A , 2 2 Bが供給される。前記フラッシュメモリ 1 1、 FPGA8、 S CU9、 D AC 10及び MCM 1 Bはマザ一ボード 46に搭載される。第 8図は F P G Aを用いた論理変更可能な M CMの最小構成を示しているのに 対し、第 9図は MCU内蔵フラッシュメモリ 16を用いた論理変更可能 な M CMの最小構成を示している。
このように FPGA8を実装基板 2 Dに搭載しない構成は、 F P G A に搭載する論理回路の分量が未定であるか、大きく変動することが予め 予想される場合に効果がある。すなわち， F P GA 8に搭載する論理回 路の基部が大きい場合、実装基板に大きな F P G A 8を搭載する必要が ありコストが増大する。 F P GA 8を実装基板 2 Dから分離することで M CMのコストを抑えることが可能となる。
第 10図には本発明に係る電子回路装置の第 6の実施例である M C M 1 Eが例示される。 同図に示される M CM 1 Eは、 第 8図の M CM 1 Cに対し、 J TAGコントロールュニヅ ト （ J TAGU) 18を搭載し、 実装基板 2 Eに搭載された MCU 3 E、 CGU4E、 及び FPGA8 E の夫々が J TAGによるバウンダリスキャン若しくはビルトインテス ト機能を有している点で相違される。
—般に、実装基板にフェースダウンで半導体デバイスを面実装すると き、半導体デバイスの各外部端子が正しく実装基板のマイクロバンプに 接続されているかを検査するには、直接テス夕を半導体デバイスの外部 端子に接触することができない。そこで、 X線により接続状態を検査し たり、 実動作試験の動作確認で検査したり、 半導体デバイスに搭載され る J T A Gによる接続検査が考慮されることになる。一方、 M C Uのよ うな半導体デバイスでは、 J T A Gのポートを使用して、 デバイス内部 の状態を入力したり、出力したりするデバッグ機能がを有するものがあ る。第 1 0図はそのようなバウンダリスキャン及びビルトインテス ト機 能を利用するものである。
ここで先ず、 M C U 3 E、 C G U 4 E、 及び F P G A 8 Eの夫々が有 する J T A Gの構成を第 1 1図に基づいて説明する。特に制限されない が、複数個のスキャンラヅチとしてバウンダリスキャンセル 9 0が信号 系の各外部端子 9 1に付加されている。 9 2はバッファである。バウン ダリスキャンセル 9 0はマス夕 ·スレーブの構成を有する。各バウンダ リスキャンセル 9 0はマス夕段が直列的に順次接続され、シフ トレジス 夕として機能されるバウンダリスキャンレジス夕を構成する。バウンダ リスキャンレジス夕の入力はテス トデータ入力端子 t d iに接続され、 バウンダリスキャンレジス夕の出力端子はテス トデ一夕出力 t d 0に 接続される。バウンダリスキャンセル 9 0のマス夕段はシフ ト動作を行 なうと共に、外部端子又は内部回路からのデータの取り込みを行なう。 スレーブ段は、 外部端子又は内部回路にデータを送る。マス夕段及びス レーブ段の動作はバウンダリスキャン制御回路 9 3によって制御され る。バウンダリスキャン動作モードが設定されていない場合には、外部 端子と内部回路との間はスルーとされ、バウンダリスキヤンセルは機能 されない。第 1 1図において内部回路の一例としてポートレジス夕 9 4 が代表的に示されている。
端子 t d i , t d oはバウンダリスキャンで用いるレジス夕の外部と のインタフヱース端子、端子 t ckはテスト動作の同期クロック端子、 t msは t c kに同期した状態遷移のためのコントロール信号である。 前記バウンダリスキャン制御回路 93は端子 t ck, tmsからの入 力信号を受け、 t ckに同期して tmsが " 0 " 力 " 1"かによつて制 御状態を遷移させるステートマシンとされる。これによつて形成される ステータスが内部でデコードされ、デコ一ド結果にしたがってスキャン ラツチ 90の動作等が制御される。テストモ一ドの種類を決定するため のインス トラクションは端子 t d iからバウンダリスキヤン制御回路 93にロードされる。バウンダリスキャン制御回路 93はインストラク シヨンをデコードすることによってテス トモ一ドが決定される。決定さ れたテス トモ一ドに従ったテス ト動作はステ一トマシンの前記ステ一 タスによって遷移されることになる。
第 12図には上記半導体デバイスのバウンダリスキャン機能に呼応 して設けられた J T AGU 18と半導体デバイスとの接続関係を中心 とした MCM 1 Eのプロヅク図が例示される。前記 J T AGU 18は、 前記 MCU 3 E， CGU4E, F P G A 8 Eのテスト制御端子 （ t m s , t ck)に並列的に接続される共通テス ト制御端子 TMS, TCKと、 共通テストデ一夕入力端子 TD Iと、共通テストデ一夕出力端子 T DO と、 JTAGコントローラ （JTAGC) 95と、 セレクタ 96〜 98 を備える。デ一夕端子 TD Iは MCU 3 Eのバウンダリスキャンレジス 夕のデータ入力端子 t d i、 セレクタ 97， 98の一方にデータ入力端 子に接続される。 MCU 3 Eのバウンダリスキャンレジス夕のデータ出 力端子 t d 0はセレクタ 97の他方のデ一夕入力端子、セレクタ 96の 第 1のデ一夕入力端子に接続される。 CGU4 Eのバウンダリスキャン レジス夕のデ一夕出力端子 t d oはセレクタ 98の他方のデ一夕入力 端子、 セレクタ 96の第 2のデ一夕入力端子に接続される。 F P GA 8 Eのバウンダリスキヤンレジス夕のデータ出力端子 t d 0はセレクタ 96の第 3のデータ入力端子に接続される。セレクタ 96の出力端子は デ一夕出力端子 TD 0に接続される。 J T AG C 95はモード端子 TM 〇D Eからシリアルに供給されるモードデ一夕にしたがってセレクタ 96〜98の選択状態を決定する。モ一ドデ一夕によってセレクタ 96 ~98が採り得る選択状態は、 半導体デバイス 3 E， 4E, 8Eのバウ ンダリスキャンレジス夕を前記共通テス トデ一夕入力端子 TD Iから 共通テストデ一夕出力端子 TD 0に直列的に接続する直列接続状態、半 導体デバイス 3 Eのバウンダリスキャンレジス夕を前記共通テストデ —夕入力端子 TD Iから共通テス トデ一夕出力端子 T DOに接続する 第 1個別接続状態、半導体デバイス 4 Eのバウンダリスキャンレジス夕 を前記共通テス トデ一夕入力端子 TD Iから共通テス トデ一夕出力端 子 T D 0に接続する第 2個別接続状態、半導体デバイス 8 Eのバウンダ リスキャンレジス夕を前記共通テス トデータ入力端子 TD Iから共通 テストデータ出力端子 T D 0に接続する第 3個別接続状態とされる。 実装基板 2 Eにフエ一スダウンで半導体デバイス 3 E， 4 E , 8Eを 実装したとき、 半導体デバイス 3 E， 34 E, 8 Eと実装基板 2 Eとの 端子接続状態は目視では確認し難い。実装状態を検証するには、 テス夕 に実装基板 2 Eを装着し、モード信号 T MOD Eにて J TAG C 95に 前記直列接続状態を選択させ、 各半導体デバイス 3E, 4E， 8Eの外 部端子にテス夕から実装基板 2 Eを介してテストデ一夕を与え、これを 各半導体デバイス 3 E， 4E, 8 Eの外部端子からそれそれに対応され るスキャンラッチにラッチさせ、 それらをシフ トレジス夕動作させ、 前 記共通テストデ一夕出力端子 TD 0からテスタに帰還させ、テストデー 夕との一致/不一致を判定することにより、 半導体デバイス 3 E, 4 E, 8 Eと実装基板 2 Eとの電気的接続状態を確認することが可能になる。 デバッグを行う場合には、前記テス夕を介して MCM 1 Eを動作させ、 デバッグ対象が MCU 3 Eの場合には前記 J T AUC 95に前記第 1 個別接続状態を選択させて、 MCU 3 Eのスキャンラッチにサンプリン グすべき情報をラッチさせ、ラツチされた情報を複数のスキャンラッチ のシフ トレジス夕動作にて前記共通テス トデ一夕出力端子 TD 0から テス夕に供給して、供給された情報を解析することが可能になる。デバ ッグ対象が C G U 4 Eの場合には前記 J T A U C 95に前記第 2個別 接続状態を選択させ、デバッグ対象が F P G A 8 Eの場合には前記 J T AUC 95に前記第 3個別接続状態を選択させて、同様にデバッグ動作 を行なえばよい。
このように、 JTAGU 18を実装基板 2 Eに搭載することで、 実装 基板 2 E上の各半導体デバイス間のバウンダリスキャンによる接続チ エックが行える。 また、 半導体デバイスが J TAGポートを用いて実現 しているデバック機能を T M 0 D Eによる選択状態を切り替えること によって使用することが可能となる。
第 13図には本発明に係る電子回路装置の第 7の実施例である MC M 1 Fが例示される。 同図に示される M CM 1 Fは、 第 1図の M CM 1 に対し、 メモリ専用バス 12を設けず、 システムバス 13に： RAM 7を 共通接続した点が相違され、 その他の点は同じである。 MCU 3 Fは当 然メモリバッファ 17を備えることを要しない。 MCU 3 Fによる RA Mの高速アクセスは制限されるが、左程の高速動作を行なわなくても済 む用途ではデータ処理上支障なく、その代わりに MCM 1 Fのコストを 低減できる。
図示は省略するが、 MCMにメモリ専用バス 12を採用しない MCM においても、第 6図のようにフラッシュメモリ 16をオンチヅプしない MCUを採用し、第 7図のようにフラッシュメモリ 1 1を実装基板の外 に配置し、第 8図のようにフラッシュメモリ 1 1と共に S CU 9及び D
AC 10実装基板に外に配置し、第 9図のように F PGA 8も実装基板 の外に配置し、 また、 第 10図のように JTAGU 18を実装基板に搭 載した構成を採用することが可能である。
第 14図には第 1図の M CM 1を自動車のナビゲ一シヨンシステム のデバック装置に適用した構成が例示される。 M CM 1は第 1図で説明 した構成を備える。 MCM1はマザ一ボード 46に実装されている。 s c kはシステムクロック S C Kを生成する水晶発振器、 d c kは表 示クロック D CKを生成する水晶発振器を示しており、それそれ M CM 1にクロックを供給する。電源回路 100からコネクタ C 1を介して M
CM 1に電源が供給される。操作スイッチ 1◦ 1からの信号は、 コネク 夕 C 9を介して M CM 1のシリアル通信ポ一ト 9に接続される。
自動車の速度を示す車速信号はコネクタ C 8を介して周辺 I/O半 導体デバイス 102に接続する。 M CM 1上の MCU 3は F P GA 8の PC Iバスポート 31を介して、周辺 IZO半導体デバイス 102をァ クセスすることが可能で、前記車速信号の状態を読み出すことができる。
GPSアンテナ 103は、 GP S (Global Positioning System) の 電波を受信し、複数の衛星からのメッセージをデジ夕ル信号に変換する もので、コネクタ C 7を介して周辺 I/O半導体デバイス 102に接続 する。該メッセージは M CM 1上の MCU 3が: F P G A 8の P Cェバス ポート 31を介して、周辺 I/O半導体デバイス 102をアクセスする ことで読み出すことができる。
DVD— ROMドライブ 104は地図データを格納するもので、コネ クタ C 6を介して周辺 I/O半導体デバイス 102に接続する。該地図 データは M CM 1上の M C U3が FPGA8の PC Iバスポート 3 1 を介して、周辺 I/O半導体デバイス 102をアクセスすることで読み 出すことができる。
ディスプレイ 105はコネクタ C 3を介して MCM1の RGBアナ ログ信号ポート 33に接続する。 ディスプレイ 105は赤、 緑、 青の色 情報と、 緑に重畳された水平、垂直同期信号にしたがって画面上に画像 を表示する。
P Cデバヅガ 106は MCM 1上の; F P G A 8の論理機能定義デ一 夕と、 フラッシュメモリ 1 1 , 16に対するプログラム書き込み、 そし てデバッグのための支援制御を行なう回路であり、コネクタ C 4を介し て FPGAプログラムポート 30と、コネクタ C 5を介して MCUの内 蔵周辺 1ノ0ポ一ト 24に接続される。 P Cデバッガ 106には： F P G A 8に搭載する論理回路の定義データを有しており、 P Cデバッガ 10 6に対するォペレ一夕の指示により F P G A 8に該論理回路定義デー 夕をコネクタ C4を介して書き込む。 また、 P Cデバッガ 106は、 フ ラッシュメモリ 11、 16に搭載するプログラム情報を有しており、 P Cデバッガ 1 06に対するォペレ一夕の指示によりコネクタ C 5を介 して、 フラッシュメモリ 1 1， 16に対するに書き込みの要求を出力す る。 MCU 3は、 ^[011内蔵周辺1/ ポ一ト 24から前記書き込みの 要求を受けると、該要求に付随して与えられる書き込みデータをシステ ムバス 13を介してフラッシュメモリ 1 1に書き込む。或はオンチップ フラッシュメモリ 16にプログラムを書き込む。
ロジックアナライザ 107はコネクタ C 2を介して MCM 1の内部 信号プローブポ一ト 28に接続される。内部信号プローブポート 28に は、 M CM 1の選択された内部信号が出力されており、 ロジックアナラ ィザ 107は、 該内部信号を常時取り込む。 ロジックアナライザ 107 は、ォペレ一夕の指示により該ロジックアナライザ 107のディスプレ ィに取りこまれた信号を表示する。 上述のように、 M CM 1には電気的に書き換え可能なフラッシュヅメ モリ 1 1, 16と論理機能可変の FPGA 8を搭載したことにより、 シ ステムが小型になり、 またそのため， 動作周波数が高くなり、 実際の製 品と同じ状態で、 ナビゲ一シヨンシステムのデバヅク、検証を行うこと が可能になる。
第 1 5図には M CM 1を用いた自動車のナビゲーションシステムの 外観が例示される。
本体 1 10にはマザ一ボード 46上に構成された第 14図と同等に 機能を備えたナビゲーシヨンシステム基板と DVD— ROMドライブ 104が格納され、操作スィツチ 101とディスプレイ 105がー体に なったパネル部 1 1 1は該本体 1 10とケ一プル 1 12で接続され、 G P Sアンテナ 103は前記本体 1 10とケーブル 1 13で接続され、電 源回路 100は自動車のバッテリ一から前記本体にケーブル 1 14で 接続され、エンジン制御部からの車速信号は前記本体 1 10にケーブル 1 15で接続される。
実製品では第 14図に示されるコネクタ C 2、 コネクタ C4,コネク 夕 C 5は使用しない。製品に適用する場合は、 フラッシュメモリ 1 1、 16に予めプログラム情報を格納する。 また、 FPGA8は不揮発性の FPGAを用いるか、 CB I C (Cell Base IC) にした半導体デバイス に置き換えるか、フラッシュメモリ 1 1から FPGA8の論理機能定義 データを書き込むようにするか、或は MCU 3が DVD— ROMドライ プ 104から F P GA 8に書き込む論理機能定義デ一夕を読み出して F P GA 8に書込む構成にすればよい。 フラッシュメモリ 11から、 F PGA8に論理機能定義データ回路を書き込むには、 F P G A 8の動作 モードをシステムバス 13から設定することで可能になる。 また、 DV D— ROMドライブ 1 04から FPGA8に論理機能定義データを書 き込む場合、 FPGA8を介して DVD— ROMドライブ 104をァク セスするため、 直接書き込みを行うことはできないから、 一旦フラヅシ ュメモリ 1 1に D V D— R 0 Mドライブ 104から論理機能定義デ一 夕を格納してから、 F P GA 8に書き込みを行なえばよい。
このように、 DVD— ROMドライブ 104にフラッシュメモリ 1 1 に書き込むプログラム情報、あるいは FPGA8の論理機能定義データ、 或はその両方を格納する事で、製品になった後でもハードウエアを含む 仕様の変更や機能追加を行う事が可能になる。
第 16図には前記 MCU 3の一例が示される。 MCU3は、 内部バス 120、 CPU 15, オンチップフラッシュメモリ （I FLSH) 16、 メモリバッファ 17、 システムバスバヅファ 73、 フラヅシュ制御ュニ ヅ ト （FLS CNT) 121、 及び MCU内蔵周辺回路 122から成る。 前記 CPU 15は、 内部バス 120にメモリのアドレスを出力し、読 込んだメモリ上のプログラムの命令に従って動作する。前記メモリバッ ファ 17は、該内部バス 120に出力されたァドレスがメモリバス上の ァドレスの場合、 メモリバス上のメモリに対して読み出し、 書き込みを 行う。 システムバスバッファ 73は、 前記内部バスに出力されたァドレ スがシステムバス上のァドレスの場合、システムバス上のデバイスに対 して読み出し、 書き込みを行う。前記フラッシュ制御ュニッ ト （F L S CNT) 12 1は、 前記内部バスに出力されたアドレスがオンチップフ ラッシュメモリ 16のアドレスの場合、フラッシュッメモリ 16に対し て読み出し、 書き込みを行い、 また、 外部からのフラッシュメモリ制御 信号がフラッシュメモリ 16に対して書き込み、読み出しを指示する場 合、内部バス 120を介してフラッシュメモリ 16に対して書き込み、 読み出しを行う。前記 MCU内蔵周辺回路 122は、 外部からの MCU 周辺ィン夕フエース 24からの指示により、内部バスにァドレスとデ一 夕と読み出し、 書き込みの指示を与える。
通常、 CPU 1 5は電源が供給されリセッ トが投入されるとフラッシ ュメモリ 1 6又はメモリバス上のメモリ或はシステムバス上の決まつ たアドレスからプログラムを読み出し動作を開始する。
オンチップフラッシュメモリ 1 6に対してプログラムを格納する場 合は、 プログラム端子 1 5からのフラッシュ制御により、 MCU 3電源 が供給されリセッ トが投入されたとき CPU 1 5が動作せずにオンチ ヅプフラッシュメモリ 1 6に対して書き込み，読み出を可能にすること ができる。
リセヅ トを介して CPU 1 5が動作を開始した後、フラッシュメモリ
1 6に対して書き込みを行う場合には、 CPU 1 5から又は MCU 3内 蔵周辺のュニッ ト 1 2 2からフラッシュメモリ 1 6のアドレスを出力 することで書き込みを行うことが可能である。
専用メモリバス 1 2への接続が不要な MCUはメモリバッファ 1 Ί を省略すればよい。フラッシュメモリ 1 6をオンチップしない場合には F L S H CNT 1 2 1は不要である。
第 1 7図には F P GAを内蔵する MCU 3 Gを例示する。同図の MC U 3 Gは、 第 1 6図に対し、前記 I F L S H 1 6と F L SH CNT 1 2 1の代わりに、 FP GA 1 3 0と FP GACNT 1 3 1を搭載して構成 される点が相違される。 CPU 1 5は内部バス 1 2 0にメモリのァドレ スを出力し、読み込んだメモリ上のプログラムの命令に従って動作する。 FP GA制御ュニヅ ト （FP GACNT) 1 3 1は、 前記内部バス 1 2 0に出力されたアドレスが FP GA 1 3 0のアドレスの場合、 F P G A 1 3 0に対して読み出し、 書き込みを行い、 また、 外部からプログラム 端子 2 5を介する F P GA制御が F P GA 1 3 0に対して書き込み、読 み出しを指示する場合、内部バス 1 2 0を介して F P GA 1 3 0に対し て書き込み、 読み出しを行う。
FPGA 130に対して論理機能定義データを格納する場合は、制御 端子 25からの設定により、電源が供給されてリセッ 卜されるとき CP U 15が動作せずに F P G A 130に対して書き込みを行う事が出来 るようになっている。書き込みが完了した時点で、 リセヅ トが解除され、 FPGA 130を含むシステム全体が動作を開始する。 .
CPU 15が動作を開始した後、 FPGA 130に対して書き込みを 行う場合には、 CPU 15から又は MCU内蔵周辺のュニヅ ト 122か ら FPGA130のァドレスを出力することで書き込みを行うことが できる。 FPGA130に対する書き込みを完了後、 C P U 15からの 指示に応答して F P GA 130にァクティプ信号（図になし） を F P G ACNT 13 1から与える事で、 FPGA 13◦は動作を開始すること ができる。
第 17図の構成によれば、 F P GA 130に所要の論理機能をプログ ラマブルに設定して動作させることができるから、実装基板上に F P G A 8を搭載した場合より、大幅に動作の高速化を図ることが可能になる。 また、 FPGA 130に搭載される論理機能定義情報は任意に書き換え が可能なため、第 17図のように FPGA 130をオンチップする方が 秘匿性が高く、 セキュリティ上望ましい。
第 18図には F P G Aとフラッシュメモリを内蔵する M C U 3 Hを 例示する。 MCU3Hに FPGA 130とフラッシュメモリ 16の双方 をオンチヅプさせることも可能である。特に双方をオンチヅプすれば、 オンチヅプフラッシュメモリ 16上にオンチップ F P G A 130の論 理機能定義情報を格納することができ、電源投入時に自動的にオンチッ プフラッシュメモリ 1 6からオンチップ F P GA 130にその論理機 能定義情報を書き込むことで、見かけ上オンチップ FPGA 130の初 期化を外部に見せないようにする事ができるという効果を得る。オンチ ップフラッシュメモリ 16と、オンチップ FPGA 130を使ってデバ ッグを行ない、量産時にはオンチップフラッシュヅメモリ 16をマスク R OMに、オンチヅプ F P GA 130を論理ゲート回路で構成したマイ クロコントローラ MCUを採用しても、実装基板それ自体の変更は全く 不用になる。第 1図のように F P G Aをオンチヅプしない場合には、 量 産時に FPGA8を AS I Cに代えたとき、外部端子の電気的及び物理 的構成にコンパチビリティ一が無ければ、僅かであっても実装基板の修 正が必要になる。
第 19図には特定の電子回路装置の開発計画から試作機（プロ トシス テム） を得るまでの概略的なフローチャートが示される。 先ず、 所望の システムが企画され、 その仕様が決る （S 1) 。 これに基づいて、 少な く ともブロックダイアグラムによる機能プロック図が得られる段階ま で企画内容が明らかにされる （S 2 ) 。 機能ブロックに対しては、 RT Lなどの論理記述言語でその周辺機能等のハ一ドウヱァを特定し、また、 C言語などの高級言語でその機能を実現するための C P Uの動作ログ ラムを作成する （S 3) 。 電子回路装置の開発には例えば第 1図で説明 した MCM 1を用いたプロ トシステムでデバヅグを行なう （S 6)。 M CM 1の FP G Aには論理記述データに従って論理機能を設定する（S 4 )。 MCUのオンチップフラッシュメモリにはプログラム記述に従つ て作成されたプログラムを書き込む （S 5)。 FPGAによりデバッグ 若しくは開発対象とする周辺機能が暫定的に実現され、オンチップフラ ヅシュメモリによりソフ トウヱァで実現すべき機能が暫定的に特定さ れる。このようにプログラムされた M CM 1を用いたプロ トシステムを 実際に動作させてシステムデバッグ及びソフ トウエアデバッグを行な う。デバッグ結果はオンチップフラッシュメモリや F P G Aにフィード バッグし、デバッグを繰返しながらソフ トウヱァ及びハードウエア的な バグをフィ ヅクスしていく。 プロ トシステムが完成した後、 少量製品シ ステムに対しては M C M 1を用いて構成するのがよい。製品システムを 提供してしばらくの間、 M C M 1をそのまま利用すれば、 万一後から不 具合が明らかになつても、即座に製品システムに対処することが可能で ある。製品システムの量産数量の伸びに応じて、 或はシステムの安定度 を待って、 F P G Aを A S I C等で専用半導体デバイスとし、 オンチヅ プフラッシュメモリをマスク: R O Mにすることも可能である。
尚、 M C M 1には、 アナログ回路の他に、 可能ならば、 センサ、 ァク チェ一夕、 又は電源回路なども実装してよい。
以上本発明者によってなされた発明を実施例に基づいて具体的に説 明したが本発明はそれに限定されるものではなく、その要旨を逸脱しな い範囲において種々変更可能である。例えば F P G Aの回路構成は第 4 図に限定されない。不揮発性メモリはフラッシュメモリに限定されず、 強誘電体メモリであってもよい。 その他、 実装基板に搭載する半導体デ バイスの種類及び回路構成は上記実施例に限定されず、適宜変更可能で ある。
第 1図、 第 2図のような実施例では、 高密度実装基板 2が、 複数の面 実装構成の半導体デバイスを搭載可能なように構成されている。けれど も、 高密度実装基板 2は、 必要ならば、 面実装構成の半導体デバイスと、 コネクタワイヤにより電気結合を行ういわゆるワイヤボンディング構 成の半導体デバイスとのいずれも搭載可能なように変更されて良い。す なわち、 この場合には、 高密度実装基板の主面には、 面実装構成の半導 体デバイスのための前述のようなバンプ電極と、ワイヤボンディング構 成の半導体デバイスを成す半導体チップを接着固定するための接合領 域と、半導体チップのボンディングパッ ドと対応されパッ ド電極とが設 けられる。 これにより、 面実装構成の半導体デバイスのみでなく、 所望 のワイヤボンディング構成の半導体デバイスも利用可能なようになる。 システムのほとんどを 1つの半導体デバイスとして 1つの L S I (以 下ワンチヅプ L S Iとも称する） として構成する場合は、 その設計、 デ バッグ等の検証を含む広い意味での設計に許容し得ない開発期間を要 してしまう可能性を含むが、配線長、配線容量等も最少化可能であると 言う L S I技術の特徴の享受の下で、より高速な電子回路装置の実現の 可能性を持つ。 これに対して、 M C M構成の電子回路装置は、 前述の通 り、短い期間内での設計を可能とするという注目すべき特徴を持ち、 ま た通常のプリント配線基板上に各種半導体デバイスを実装するときの ような全体構成が比較的大型になってしまう場合に比較して、電子回路 装置をはるかにコンパクトにできる特徴も合わせ持つ。 M C M構成の電 子回路装置は、 そのようなコンパクト化可能な特徴に応じて、動作速度 の高速化も可能である特徴を持つ。けれども、 M C M構成の電子回路装 置は、 ワンチップ L S Iを使用する場合よりも、若干そのサイズが大型 化してしまう可能性を含む。
前述の第 1図、 第 5図、 第 6図の実施例のように、 メモリバッファ 7 を持つマイクロコンピュー夕 3を構成する半導体チップを使用する構 成は、ワンチップ L S Iによって達成できる動作速度特性と対応できる ような特性の電子回路装置を考慮する上で、充分に注目して良いもので ある。
メモリバッファ 7は、高速信号伝送の上では、前述の各実施例のよう な構成に代えて、 もしくは前述の実施例の構成に加えて、信号振幅を減 少せしめることによる信号の高速化をもたらすように信号レベル変換 機能を持つようにされても良く、更には差動信号ないしは相補信号伝送 技術のような高速対応可能な信号形成構成にされても良い。 F P G Aを成す半導体デバイスに換えて、 必要ならば、 特定用途に向 けられた専用論理回路と、 F P G Aとを持つ半導体デバイスを設定する ことも可能である。すなわち M C U 3と F P G A 8が 1チヅプになって いる半導体デバイスなどを設定することが可能である。ある種の特定用 途の電子回路装置では、 その特定用途の範囲内において、 バ一シヨン変 更などに対応してその都度変更が必要となる論理機能部分と、その特定 用途に対応して固定的にされた論理機能部分とに分けることが可能で ある。 そのような特定用途としては、 画像データ処理用途、 音声信号処 理用途、ェンジン制御を含むような自動車制御用途などの種々用途を例 示することができる。 そのような特定用途に対しては、 上記のような専 用論理回路と F P G Aとを持つ半導体デバイスは好適となる。すなわち、 F P G Aとして構成される論理機能部分の規模を小さくできることに より開発期間をより短くできる可能性を持つからである。 また、論理構 成定義データのための保持回路等を持たざるを得ないことによって実 現可能な論理規模対回路素子数が大きいという F P G Aの憂慮されが ちな特徴にかかわらず、 その種の可変スィッチセル、 可変論理セル、 保 持回路を要さないでも必要とする論理機能を得ることができ回路素子 数も少ないと言う専用論理回路の見るべき特徴によって、半導体デバイ スのサイズを小さいものにすることができるからである。小さいサイズ は、 明らかに、 充分な電気的性能を得ることを可能とし、 また低価格化 を可能とする。 産業上の利用可能性
本発明は、システムオンチップ化若しくは M C M化に至るシステム開 発の早い段階においてデバッグやプロ トシステムの実現に利用可能と される電子回路装置、更には製品システムとして利用可能な電子回路装 置等、 M CM化され或は M CMを用いる電子回路装置に広く適用するこ とができる。

Claims

請 求 の 範 囲 . 半導体デバイスとして C P Uを備えたマイクロコンピュー夕、 ラン ダムアクセスメモリ、及び多数の記憶セルにおける論理構成定義デ一 夕に応じて論理機能がプログラマブルに実現されるプログラマブル デバイスを有し、
前記マイクロコンピュー夕、 ランダムアクセスメモリ、 及びプログ ラマブルデバイスは複数の半導体チップに形成され且つ前記半導体 チップとは別の共通基板の一方の面に実装され、
前記共通基板は他方の面にその他の回路基板への実装用外部端子 を有し、
前記実装用外部端子は前記プログラマブルデバイスに接続可能に されて成るものであることを特徴とする電子回路装置。
.前記マイクロコンピュー夕は C P Uの動作プログラムを電気的に書 き換え可能に保持することが可能な第 1の不揮発性メモリを有して 成るものであることを特徴とする請求の範囲第 1項記載の電子回路 装置。
. 前記共通基板は、 前記マイクロコンピュータ及びプログラマブルデ バイスを接続する共通バスを有して成るものであることを特徴とす る請求の範囲第 1項記載の電子回路装置。
.前記共通バスに接続されて前記共通基板に実装された電気的に書き 込み可能な第 2の不揮発性メモリを更に有して成るものであること を特徴とする請求の範囲第 1項記載の電子回路装置。
. 前記マイクロコンピュー夕はメモリバヅファを有し、 前記メモリバ ヅファと前記ランダムアクセスメモリがメモリ専用バスで接続され、 前記メモリ専用バスは前記共通基板に形成され前記実装用外部端子 と非接続にされて成るものであることを特徴とする請求の範囲第 1 項記載の電子回路装置。
.前記メモリバヅファは、前記メモリ専用バスに接続する出力バッフ ァを有し、出力バッファは出力 M O S トランジスタ及びこれに結合さ れた出力インピーダンス制御用 M O S トランジスタを備え、該出カイ ンビーダンス制御用 M O S トランジス夕は制御回路から出力される 制御電圧によってインピーダンス制御可能にされて成るものである ことを特徴とする請求の範囲第 5項記載の電子回路装置。
. 前記共通基板は、 ガラス基板と、 前記ガラス基板の一方の主面に形 成された多層配線層とを有し、前記多層配線層の表面には多層配線層 の所定の配線に導通する半導体デバイスの実装用接続端子が配置さ れ、前記ガラス基板の他方の主面には前記多層配線層の所定の配線に 前記ガラス基板の主面を貫通して導通する前記実装用外部端子が配 置されて成るものであることを特徴とする請求の範囲第 1項記載の 電子回路装置。
.夫々別々の半導体チップに形成された複数個の半導体デバイスがそ れらに共通のビルドアップ基板の一方の面に実装され、前記ビルドア ップ基板の他方の面にはその他の回路基板への実装用外部端子が設 けられた電子回路装置であって、
前記半導体デバイスは、 テスト制御端子の入力に応答して、所定の 外部端子に対応される複数個のスキャンラッチを、テストデ一夕入力 端子とテストデ一夕出力端子との間で直列形態でシフ トレジス夕動 作させて、 テスト用の外部入出力が可能にされ、
前記ビルドアツプ基板は、各半導体デバイスのテスト制御端子に並 列的に接続される共通テスト制御端子と、共通テストデ一夕入力端子 と、 共通テストデータ出力端子と、 選択制御回路とを更に有し、 前記選択制御回路は、半導体デバイスのテストデータ出力端子と他 の半導体デバイスのテストデ一夕入力端子を接続して複数個の半導 体デバイスを前記共通テストデ一夕入力端子から共通テストデータ 出力端子に直列的に接続する直列接続状態と、半導体デバイス毎にそ のテストデ一夕出力端子及びテストデ一夕入力端子を前記共通テス トデ一夕入力端子及び共通テストデータ出力端子に個別的に接続す る個別接続状態とを、モード信号に従って選択可能にする回路である ことを特徴とする電子回路装置。
9 . 前記ビルドアップ基板は、 基板と、 前記基板の一方の主面に形成さ れた多層配線層とを有し、前記多層配線層の表面には多層配線層の所 定の配線に導通する半導体チップの実装用接続端子が配置され、前記 基板の他方の主面には前記多層配線層の所定の配線に前記基板の主 面を貫通して導通する前記実装用外部端子が配置されて成るもので あることを特徴とする請求の範囲第 8項記載の電子回路装置。
1 0 .前記複数個の半導体デバイスとして、 C P Uを備えたマイクロコ ンピュー夕及びランダムアクセスメモリを含み、
前記実装用外部端子は前記マイク口コンピュータに接続可能にさ れて成るものであることを特徴とする請求の範囲第 9項記載の電子 回路装置。
1 1 .前記マイクロコンピュー夕は C P Uの動作プログラムを電気的に 書き換え可能に保持することが可能な第 1の不揮発性メモリを有し て成るものであることを特徴とする請求の範囲第 1 0項記載のデ一 夕処理システム。
1 2 . 前記マイクロコンピュー夕はメモリバッファを有し、前記メモリ バヅファと前記ランダムアクセスメモリがメモリ専用バスで接続さ れ、前記メモリ専用バスは前記ビルドアップ基板に形成され前記実装 用外部端子と非接続にされて成るものであることを特徴とする請求 の範囲第 1 0項記載の電子回路装置。
1 3 . 前記メモリバッファは、前記メモリ専用バスに接続する出力バヅ ファを有し、出カバヅファは出力 M O S トランジス夕及びこれに直列 接続された出カインピ一ダンス制御用 M O S トランジス夕を出力端 子に直列接続されて備え、出力インピーダンス制御用 M O S トランジ ス夕は電圧発生回路から出力される制御電圧をゲート電極に受けて ィンピーダンス制御可能にされて成るものであることを特徴とする 請求の範囲第 1 2項記載のデータ処理システム。
1 4 . 前記ビルドアップ基板の一面には、 前記半導体デバイスの一つと して更に、多数の記憶セルにロードされる論理構成定義データに応じ て論理機能がプログラマブルに実現されるプログラマブルデバィス を有し、前記プログラマブルデバイスは前記実装用外部端子に接続さ れて成るものであることを特徴とする請求の範囲第 1 0項記載の電 子回路装置。
1 5 .前記ビルドアップ基板をドー夕一ボードとするマザ一ボードを有 し、 前記マザ一ボードには、 記憶セルにロードされる論理構成定義デ 一夕に応じて論理機能がプログラマブルに実現される半導体集積回 路化されたプログラマブルデバイスを有し、前記プログラマブルデノ、* イスはマザ一ボード上の配線を介して前記実装用外部端子に接続さ れて成るものであることを特徴とする請求の範囲第 1 0項記載の電 子回路装置。
1 6 .マイクロコンビュー夕及びランダムアクセスメモリが実装された ドー夕ボードと、多数の記憶セルにロードされる接続定義データに応 じて論理機能がプログラマプルに実現されるプログラマブルデバィ ス及び前記ドー夕ボードが実装されるマザ一ボードとを有し 前記マイクロコンピュー夕及びランダムアクセスメモリは夫々 別々の半導体チップに形成されて ドー夕ボードの一方の面に実装さ れ、
前記ドー夕ボードは他方の面にマザ一ボードへの実装用外部端子 ¾し、
前記実装用外部端子はド一夕ボ一ド上で前記マイクロコンピュー 夕に接続にされて成るものであることを特徴とする電子回路装置。
7 .前記マイクロコンピュー夕はその動作プログラムを電気的に書き 換え可能に保持することが可能な第 1の不揮発性メモリを有して成 るものであることを特徴とする請求の範囲第 1 6項記載の電子回路 装置。
8 . 前記マイクロコンピュータはメモリバッファを有し、前記メモリ バヅファと前記ランダムアクセスメモリがメモリ専用バスで接続さ れ、前記メモリ専用バスは前記ド一夕ボードに形成され前記実装用外 部端子と非接続にされて成るものであることを特徴とする請求の範 囲第 1 6項記載の電子回路装置。
9 . 前記メモリバヅフ ァは、 前記メモリ専用バスに接続する出力バヅ ファを有し、出力バヅファは出力 M O S トランジス夕及びこれに直列 接続された出カインビ一ダンス制御用 M〇 S トランジスタを出力端 子に直列接続されて備え、出力インピーダンス制御用 M O S トランジ ス夕は電圧発生回路から出力される制御電圧をゲート電極に受けて ィンピ一ダンス制御可能にされて成るものであることを特徴とする 請求の範囲第 1 8項記載の電子回路装置。
0 .半導体デバイスとして C P Uを備えたマイクロコンピュータ及び ランダムアクセスメモリを有し、
前記マイクロコンピュ一夕及びランダムアクセスメモリは夫々 別々の半導体チップに形成され且つ前記半導体チップとは別の共通 基板の一方の面に実装され、
前記共通基板は他方の面にその他の回路基板への実装用外部端子 を有し、
前記実装用外部端子は前記マイクロコンピュー夕に接続可能にさ れ、
前記マィクロコンピュー夕はメモリバッファを有し、前記メモリバ ヅファと前記ランダムアクセスメモリがメモリ専用バスで接続され、 前記メモリ専用バスは前記共通基板に形成され前記実装用外部端子 と非接続にされて成るものであることを特徴とする電子回路装置。
2 1 .前記メモリバッファは、前記メモリ専用バスに接続する出力バッ ファを有し、出力バッファは出力 M O S トランジスタ及びこれに直列 接続された出カインピ一ダンス制御用 M O S トランジス夕を出力端 子に直列接続されて備え、出力インピーダンス制御用 M O S トランジ ス夕は電圧発生回路から出力される制御電圧をゲート電極に受けて ィンピ一ダンス制御可能にされて成るものであることを特徴とする 請求の範囲第 2 0項記載の電子回路装置。
2 2 . 前記共通基板は、 ガラス基板と、 前記ガラス基板の一方の主面に 形成された多層配線層とを有し、前記多層配線層の表面には多層配線 層の所定の配線に導通する半導体デバイスの実装用接続端子が配置 され、前記ガラス基板の他方の主面には前記多層配線層の所定の配線 に前記ガラス基板の主面を貫通して導通する前記実装用外部端子が 配置されて成るものであることを特徴とする請求の範囲第 2 1項記 載の電子回路装置。 - 2 3 .前記マイクロコンピュー夕は C P Uの動作プログラムを電気的に 書き換え可能に保持することが可能な第 1の不揮発性メモリを有し て成るものであることを特徴とする請求の範囲第 2 0項記載の電子 回路装置。
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