DE19603469A1 - Taktsignal-Modellierungsschaltung - Google Patents

Taktsignal-Modellierungsschaltung

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Description

HINTERGRUND DER ERFINDUNG 1. Bereich der Erfindung
Die vorliegende Erfindung betrifft eine Taktsignal-Modellierungsschaltung und besonders eine verbesserte Taktsignal-Modellierungsschaltung, die in der Lage ist, ein internes Taktsignal in einem externen Taktsignal schneller zu erzeugen, ohne einen Phasenregelkreis (PLL) und einen Verzögerungsregelkreis (DLL) zu verwenden.
2. Beschreibung der herkömmlichen Technik
Vor kurzem sind Speicherbausteine entwickelt worden, die bei hoher Geschwindigkeit arbeiten. Damit jedoch eine bestimmte Schaltung ein internes Taktsignal erzeugen kann, ist es nötig, daß sie ein externes Taktsignal empfängt und einen bestimmten Verzögerungsprozeß besitzt. Da der Verzö­ gerungsprozeß in dieser Hinsicht seine Grenze hat, besteht eine bestimmte Grenze bei Verringern der Taktzugriffszeit, bis das externe Taktsignal empfangen wird und die in einem Speicher gespeicherten Daten ausgegeben werden.
Deshalb wird im allgemeinen eine PLL oder DLL dazu verwendet, die Taktzugriffszeit zu verringern, so daß die Verzögerung zwischen dem externen Taktsignal und dem inter­ nen Taktsignal verringert werden kann, und es ist möglich, das interne Taktsignal schneller als das des externen Takt­ signals zu erzeugen.
Ein Verfahren zum Verringern einer Taktzugriffszeit unter Verwendung der PLL und der DLL erfordert jedoch Hun­ derte von Taktzyklen und die PLL und DLL sollten auch in einem Bereitschaftszustand betrieben werden, so daß ungün­ stigerweise ein höherer Stromverbrauch erforderlich ist.
Obwohl zusätzlich die PLL oder die DLL abgeschaltet wird, um den Stromverbrauch in einem Selbstauffrischungsbe­ trieb, der nicht auf einen Baustein zugreift, zu verrin­ gern, ist es, um wieder auf den Baustein zuzugreifen, er­ forderlich, die Ausführung des Selbstauffrischungsbetriebs zu beenden, und die PLL und die DLL sollten betrieben wer­ den, so daß es schwierig ist, ein externes Taktsignal und ein internes Taktsignal während Hunderten von Zyklen zu koppeln.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist folglich ein Ziel der vorliegenden Erfindung, eine Taktsignal-Modellierungsschaltung bereitzustellen, welche die bei einer herkömmlichen Taktsignal-Modellierungsschaltung auftretenden Probleme überwindet.
Es ist ein weiteres Ziel der vorliegenden Erfindung, eine verbesserte Taktsignal-Modellierungsschaltung bereit­ zustellen, die in der Lage ist, ein internes Taktsignal in einem externen Taktsignal schneller zu erzeugen, ohne einen Phasenregelkreis und einen Verzögerungsregelkreis zu ver­ wenden.
Um die obigen Ziele zu erreichen, wird eine Taktsignal-Modellierungsschaltung bereitgestellt, die folgendes beinhaltet: eine Verzögerungseinheit zum Empfangen eines externen Taktsignals und zum Ausgeben eines Verzögerungs­ taktsignals; eine Abtasteinheit zum Empfangen des Verzöge­ rungstaktsignals und zum Abtasten gemäß einem externen Taktsignal; eine Vergleichseinheit zum Empfangen der Ausga­ be der Abtasteinheit und zum aufeinanderfolgenden Verglei­ chen der Ausgabe; und eine Ausgabeeinheit zum Empfangen des von der Verzögerungseinheit ausgegebenen Verzögerungstakt­ signals und zum Ausgeben eines internen Taktsignals gemäß einem Ausgangssignal der Vergleichseinheit und einem von außen angelegten Schaltsignal.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Fig. 1 ist ein Schaltungsdiagramm einer Taktsignal-Modellierungsschaltung einer ersten Ausführungsform gemäß der vorliegenden Erfindung.
Fig. 2A bis 2H sind Diagramme, die einen Zeitablauf jedes Elements von Fig. 1 gemäß der vorliegenden Erfindung zeigen.
Fig. 3 ist ein Schaltungsdiagramm einer Taktsignal-Modellierungsschaltung einer zweiten Ausführungsform gemäß der vorliegenden Erfindung.
Fig. 4 ist ein Schaltungsdiagramm einer Taktsignal-Modellierungsschaltung einer dritten Ausführungsform gemäß der vorliegenden Erfindung.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Fig. 1 zeigt eine Taktsignal-Modellierungsschaltung einer ersten Ausführungsform gemäß der vorliegenden Erfin­ dung, die eine Verzögerungseinheit 10 zum Empfangen eines externen Taktsignals CLK_IN und zum Ausgeben von Verzöge­ rungstaktsignalen CLK_D1-CLK_DN, eine Abtasteinheit 20 zum Empfangen der Verzögerungstaktsignale CLK_D1-CLK_DN und zum Abtasten gemäß einem externen Taktsignal CLK_IN, eine Ver­ gleichseinheit 30 zum Empfangen der Ausgabe der Abtastein­ heit 20 und zum aufeinanderfolgenden Vergleichen, und eine Ausgabeeinheit 40 zum Empfangen der Verzögerungstaktsignale CLK_D1-CLK_DN und zum Ausgeben eines internen Taktsignals gemäß einem Ausgangssignal der Vergleichseinheit 30 ent­ hält.
Die Verzögerungseinheit 10 enthält eine Vielzahl von Verzögerungsanschlüssen D1-Dn, von denen jeder aus zwei Invertern I1 und I2 besteht, und die Abtastschaltung ent­ hält Flipflops FF1-FFn, von denen jeder das von der Verzö­ gerungseinheit ausgegebene Verzögerungstaktsignal empfängt und gemäß einem externen Taktsignal CLK_IN abtastet und einen invertierten Wert Qn ausgibt, wobei n gleich 1, 2, 3, . . ., n ist.
Die Vergleichseinheit 30 enthält Vergleichseinheiten C1-Cn, wobei jede Vergleichseinheit Cn einen Inverter 31 zum Empfangen einer Ausgabe Qn des Flipflops FFn und zum Ausgeben eines invertierten Werts und ein NOR-Gatter 32 zur NOR-Verknüpfung der Ausgabe des Inverters 31 und der Ausga­ be des Flipflop FFn+1 enthält.
Die Ausgabeeinheit 40 enthält Ausgabe-Auswahleinheiten OS0-OSn, von denen jede ein Durchlaßgatter 41 zum Empfangen eines externen Taktsignals CLK_IN und zum Ausgeben gemäß einem Schaltsignal SWS und ein parallel zum Durchlaßgatter 41 geschaltetes und durch eine Massespannung immer ange­ schaltetes Durchlaßgatter 42 enthält. Zusätzlich enthält jede Ausgabe-Auswahleinheit QSn das Durchlaßgatter 41 zum Durchlassen eines gemäß einem von der Vergleichseinheit Cn ausgegebenen Vergleichssignal CSn vom Verzögerungsanschluß Dn ausgegebenen Verzögerungstaktsignals CLK_Dn und das par­ allel zum Durchlaßgatter geschaltete Durchlaßgatter 42 wird gemäß einem von der Vergleichseinheit Cn ausgegebenen Ver­ gleichssignal CSn leitend.
Die Arbeitsweise der Taktsignal-Modellierungsschaltung der ersten Ausführungsform gemäß der vorliegenden Erfindung wird nun mit Bezug auf die beigefügten Zeichnungen erklärt.
Wenn ein externes Taktsignal CLK_IN eingegeben wird, verzögert jeder der Verzögerungsanschlüsse D1-Dn das exter­ ne Taktsignal CLK_IN und gibt die Verzögerungstaktsignale CLK_D1-CLK_Dn an die Abtasteinheit 20 und die Ausgabeein­ heit 40 aus.
Danach tasten die Flipflops FF1-FFn der Abtasteinheit 20 bei einer ansteigenden Flanke des externen Signals CLK_IN die Verzögerungstaktsignale CLK_D1-CLK_Dn ab und geben nicht invertierte Ausgangssignale Q1-Qn aus und die Vergleichseinheiten C1-Cn der Vergleichseinheit 30 verglei­ chen der Reihe nach die Ausgangssignale Q1-Qn und geben Vergleichssignale CS1-CSn aus.
Deshalb gibt die Ausgabeeinheit 40 ein Taktsignal als ein internes Taktsignal unter den von den Verzögerungsan­ schlüssen D1-Dn ausgegebenen Verzögerungstaktsignalen CLK_D1-CLK_Dn aus.
Das bedeutet, wenn wie in Fig. 2A gezeigt das externe Taktsignal CLK_IN eingegeben wird, verzögern die Verzöge­ rungsanschlüsse D1-Dn in Zusammenarbeit mit zwei Invertern I1 und I2 das externe Taktsignal CLK_IN und geben wie in Fig. 2B bis 2G gezeigt Verzögerungstaktsignale CLK_D1- CLK_Dn aus.
Danach empfängt das Flipflop FF1 der Abtasteinheit 20 das Verzögerungstaktsignal CLK_D1 und tastet das Signal bei einer ansteigenden Flanke des externen Taktsignals CLK_IN ab und gibt ein Signal Q1 mit dem Pegel low aus, und das Flipflop FF2 tastet das Verzögerungstaktsignal CLK_D2 ab und gibt ein Signal Q2 mit dem Pegel low aus.
Zusätzlich tastet das Flipflop FF3 das Verzögerungs­ taktsignal CLK_D3 bei einer ansteigenden Flanke des exter­ nen Taktsignals CLK_IN ab und gibt ein Signal Q3 mit dem Pegel high aus, und das Flipflop FF4 tastet das Verzöge­ rungstaktsignal CLK_D4 ab und gibt ein Signal Q4 mit dem Pegel high aus und das fünfte und sechste Flipflop FF5 und FF6 geben jeweils nach dem oben erwähnten Verfahren Signale Q5 und Q6 mit dem Pegel low an die Vergleichseinheit 30 aus.
Zusätzlich wird der Betrieb der Flipflops FF7-FFn nach dem oben erläuterten Verfahren durchgeführt.
Danach wird das vom Flipflop FF1 ausgegebene Signal Q1 mit dem Pegel low durch einen Inverter 31 der Vergleichs­ einheit C1 invertiert und das NAND-Gatter 32 NAND-verknüpft das invertierte Signal und das vom Flipflop FF2 ausgegebene Signal Q2 mit dem Pegel low und gibt ein Vergleichssignal CS1 mit dem Pegel low aus.
Zusätzlich verknüpft die Vergleichseinheit C2 ein vom Flipflop FF2 ausgegebenes Signal Q2 mit dem Pegel low und ein vom Flipflop FF3 ausgegebenes Signal Q3 mit dem Pegel high logisch und gibt ein Vergleichssignal CS2 mit dem Pe­ gel low aus und die Vergleichseinheit C3 verknüpft ein vom Flipflop FF3 ausgegebenes Signal Q3 mit dem Pegel high und ein vom Flipflop FF4 ausgegebenes Signal Q4 mit dem Pegel high logisch und gibt ein Vergleichssignal CS3 mit dem Pe­ gel low aus und die Vergleichseinheit C4 verknüpft ein vom Flipflop FF4 ausgegebenes Signal Q4 mit dem Pegel high und ein vom Flipflop FF5 ausgegebenes Signal Q5 mit dem Pegel low logisch und gibt ein Vergleichssignal CS4 mit dem Pegel high aus und die übrigen Vergleichseinheiten C5-Cn arbeiten nach dem oben erwähnten Verfahren.
Zu diesem Zeitpunkt wird das Durchlaßgatter 41 der Ausgabe-Auswahleinheiten OS1-OS3 gemäß den von den Ver­ gleichseinheiten C1-C3 ausgegebenen Vergleichssignalen CS1-CS3 mit dem Pegel low abgeschaltet und das Durchlaßgatter 42 wird angeschaltet und das Durchlaßgatter 42 der Ausgabe-Auswahleinheit OS4 wird gemäß einem von der Vergleichsein­ heit C4 ausgegebenen Vergleichssignal CS4 mit dem Pegel high abgeschaltet und das Durchlaßgatter 41 wird abgeschal­ tet.
Da deshalb das vom Verzögerungsanschluß D4 der Verzö­ gerungseinheit 10 ausgegebene Verzögerungstaktsignal CLK_D4 durch das Durchlaßgatter 41 an den Ausgangsanschluß CLK_OUT ausgegeben wird, kann wie in Fig. 2H gezeigt ein internes Taktsignal erhalten werden, das etwas schneller als das des externen Taktsignals CLK_IN ist.
Wenn das externe Taktsignal CLK_IN zusätzlich als ein internes Taktsignal verwendet wird, wird in die Ausgabe-Auswahleinheit OS0 ein Schaltsignal SWS mit dem Pegel high eingegeben, und das Durchlaßgatter 41 wird angeschaltet und ein externes Taktsignal CLK_IN wird an den Ausgabeanschluß CLK_QUT ausgegeben und wenn ein Taktsignal der von den Ver­ zögerungsanschlüssen D1-D3 ausgegebenen Verzögerungstaktsi­ gnale CLK_D1-CLK_D3 als ein internes Taktsignal verwendet wird, wird das eingegebene externe Taktsignal CLK_IN vari­ iert und die von den Vergleichseinheiten C1-Cn ausgegebenen Vergleichssignale CS1-CS3 werden eingestellt und die Verzö­ gerungstaktsignale CLK_D1-CLK_D3 werden selektiv ausgege­ ben.
Fig. 3 zeigt eine Taktsignal-Modellierungsschaltung einer zweiten Ausführungsform gemäß der vorliegenden Erfin­ dung, die eine Verzögerungseinheit 50 zum Verzögern eines externen Taktsignals CLK_IN um eine vorbestimmte Zeit und zum Ausgeben verzögerter Taktsignale CLK_D1-CLK_Dn, eine Abtasteinheit 60 zum Empfangen der Verzögerungstaktsignale CLK_D1-CLK_Dn und zum Abtasten gemäß einem externen Taktsi­ gnal CLK_IN, eine Vergleichseinheit 70 zum Empfangen und Vergleichen von Ausgaben Q1-Qn der Abtasteinheit 60 und zum Ausgeben von Vergleichssignalen CS1-CSn und eine Ausgabe­ einheit 80 zum Empfangen der von der Verzögerungseinheit 50 ausgegebenen Verzögerungstaktsignale CLK_D1-CLK_Dn und zum Ausgeben von Vergleichssignalen CS1-CSn der Verzögerungs­ einheit 70 und eines internen Taktsignals gemäß einem ex­ ternen Schaltsignal SWS enthält.
Die Verzögerungseinheit 50 enthält eine Vielzahl von Verzögerungsanschlüssen Dn, von denen jeder aus einem In­ verter I1 besteht, und die Abtasteinheit 60 enthält eine Vielzahl von Flipflops FF1-FFn, von denen jedes ein von der Verzögerungseinheit Dn ausgegebenes Verzögerungstaktsignal CLK_Dn empfängt, bei einer ansteigenden Flanke das externe Taktsignal CLK_IN abtastet, ein ungeradzahliges Flipflop FF2n-1 invertiert und ein geradzahliges Flipflop FF2n nicht invertiert.
Der Aufbau der Vergleichseinheit 70 ist zusätzlich derselbe wie bei der in Fig. 1 gezeigten Vergleichseinheit 30. Die Ausgabeeinheit 80 enthält Ausgabe-Auswahleinheiten OS0-QSn. Die Ausgabe-Auswahleinheit OS0 enthält einen Puf­ fer 81 zum Puffern eines externen Taktsignals CLK_IN, einen mit einem Ausgabe-Freigabeanschluß und einer Massespannung Vss verbundenen Schalter SW1 zum Umschalten gemäß einem externen Steuersignal und einen mit einem Ausgabe-Freigabeanschluß des Puffers 81 und dem Ausgangsanschluß der Ver­ gleichseinheit C1 verbundenen Schalter SW2 zum Umschalten gemäß einem externen Steuersignal.
Zusätzlich enthalten die Ausgabe-Auswahleinheiten OS1-OSn einen Inverter 82 zum Invertieren der Ausgabe des Ver­ zögerungsanschlusses D2n-1 und einen mit dem Ausgabe-Freigabeanschluß des Inverters 82 und dem Ausgabeanschluß der Vergleichseinheit C2n-1 verbundenen Schalter SW1, wobei die Ausgabe-Auswahleinheit OS2n-1 einen mit dem Ausgabe-Freigabeanschluß des Inverters 82 und dem Ausgangsanschluß der Vergleichseinheit C2n verbundenen Schalter SW2 zum Ausgeben eines Vergleichssignals CS2n gemäß einem Schaltsignal SWS, einen Puffer 81 zum Puffern der Ausgabe der Verzögerungs­ einheit D2n, einen mit dem Ausgabe-Freigabeanschluß des Puffers 81 und dem Ausgabeanschluß der Vergleichseinheit C2n verbundenen Schalter SW1 zum Ausgeben eines Vergleichs­ signals CS2n gemäß einem Schaltsignal SWS besitzt und eine Ausgabe-Auswahleinheit OS2n einen mit dem Ausgabe-Freigabeanschluß des Puffers 81 und dem Ausgabeanschluß der Ver­ gleichseinheit C2n+1 gemäß einem Umschaltsignal SWS verbun­ denen Schalter SW2 besitzt.
Die Arbeitsweise der Taktsignal-Modellierungsschaltung der zweiten Ausführungsform gemäß der vorliegenden Erfin­ dung wird nun mit Bezug auf die beigefügten Zeichnungen erläutert.
Wenn ein externes Taktsignal CLK_IN eingegeben wird, verzögern die Verzögerungsanschlüsse D1-Dn der Verzöge­ rungseinheit 50 das externe Taktsignal CLK_IN und geben das Verzögerungstaktsignal /CLK_D2n+1 und das Verzögerungstakt­ signal CLK_D2n an die Abtasteinheit 60 und die Ausgabeein­ heit 80 aus.
Danach empfangen die Flipflops FF1-FFn der Abtastein­ heit 60 das Verzögerungstaktsignal /CLK_D2n-1 und das Ver­ zögerungstaktsignal CLK_D2n und tasten bei einer ansteigen­ den Flanke des externen Taktsignals CLK_IN ab und geben das Ausgangssignal /Q2n-1 und das Ausgangssignal Q2n an den invertierten Anschluß /Q und an den nicht invertierten An­ schluß Q aus und die Vergleichseinheiten C1-Cn der Ver­ gleichseinheit 70 vergleichen der Reihe nach das Ausgangs­ signal /Q2n-1 und das Ausgangssignal Q2n.
Deshalb empfangen die Ausgabe-Auswahleinheiten OS1-OSn der Ausgabeeinheit 80 das von den Verzögerungsanschlüssen D1-Dn ausgegebene Verzögerungstaktsignal /CLK_D2n-1 und das Verzögerungstaktsignal CLK_D2n und geben gemäß einem von den Schaltern SW1 und SW2 ausgegebenen Vergleichssignal CS2n-1 und einem Vergleichssignal CS2n ein Taktsignal als ein internes Taktsignal aus.
Das bedeutet, wenn von der Vergleichseinheit C2 ein Vergleichssignal CS2 mit dem Pegel high ausgegeben wird und wenn der Schalter SW1 der Ausgabe-Auswahleinheit OS2 gemäß einem Schaltsignal SWS ausgewählt ist, wird die Ausgabe des Puffers 81 freigegeben und das vom Verzögerungsanschluß D2 ausgegebene Verzögerungstaktsignal CLK_D2 wird durch den Schalter SW2 der Ausgabe-Auswahleinheit OS1 ausgewählt und die Ausgabe des Puffers 82 wird gemäß einem Vergleichs­ signal C2 mit dem Pegel high freigegeben und das vom Verzö­ gerungsanschluß D1 ausgegebene Verzögerungstaktsignal /CLK_D1 wird durch den Inverter 82 invertiert und an den Ausgabeanschluß CLK_OUT ausgegeben.
Falls zusätzlich das externe Taktsignal CLK_IN direkt an das interne Taktsignal ausgegeben wird, wird, wenn von der Vergleichseinheit C1 ein Vergleichssignal CS1 mit dem Pegel high ausgegeben wird, der Schalter SW2 der Ausgabe-Auswahleinheit OS0 auf das Schaltsignal SWS hin angeschal­ tet und der Ausgang des Puffers BUF wird freigegeben und das externe Taktsignal CLK_IN wird durch den Puffer BUF an den Ausgabeanschluß CLK_OUT ausgegeben.
Wenn deshalb in der zweiten Ausführungsform der vor­ liegenden Erfindung von den Vergleichseinheiten C1-Cn der Vergleichseinheit 70 Vergleichssignale CS1-CSn mit dem Pe­ gel high ausgegeben werden, werden die Schalter SW1 und SW2 der Ausgabe-Auswahleinheiten OS1-OSn gesteuert und die Ver­ zögerungstaktsignale CLK_D1-CLK_Dn langsamer oder schneller ausgegeben als das des externen Taktsignals CLK_IN ausgege­ ben werden kann.
Fig. 4 zeigt eine Taktsignal-Modellierungsschaltung einer dritten Ausführungsform gemäß der vorliegenden Erfin­ dung. Hier ist die Verzögerungseinheit 50 der zweiten Aus­ führungsform durch eine Verzögerungseinheit 90 ersetzt, die in der Lage ist, einen Betrieb eines bestimmten Verzöge­ rungsanschlusses anzuhalten.
Wie darin gezeigt, wird die Verzögerungseinheit 90 bereitgestellt, die einen aus einem NAND-Gatter bestehenden Verzögerungsanschluß D2n-1, einen Verzögerungsanschluß D2n mit einer Vielzahl von Verzögerungsanschlüssen D1-Dn, von denen jeder aus einem NOR-Gatter besteht, enthält. Die Ver­ zögerungsanschlüsse D1 und D3 der Verzögerungsanschlüsse D1-D4 empfangen durch eines von deren Enden eine Spannung Vcc und die Verzögerungsanschlüsse D2 und D4 empfangen über eines von deren Enden eine Massespannung Vss und die unge­ radzahligen Verzögerungsanschlüsse der Verzögerungsan­ schlüsse D5-Dn sind mit dem Inverter 93 verbunden, der das Vergleichssignal CS2n-1 der Vergleichseinheit 30 invertiert und die geradzahligen Verzögerungsanschlüsse empfangen über deren eines Ende das Vergleichssignal CS2n der Vergleichs­ einheit.
Die Arbeitsweise der dritten Ausführungsform gemäß der vorliegenden Erfindung wird nun mit Bezug auf die beigefüg­ ten Zeichnungen erläutert.
Wenn ein externes Taktsignal CLK_IN eingegeben wird, verzögern die Verzögerungsanschlüsse der Verzögerungsein­ heit 90 ein externes Taktsignal CLK_IN durch das NAND-Gatter 91 und das NOR-Gatter 92 und geben jeweils die Verzöge­ rungstaktsignale /CLK_D2n-1, CLK_D2n, . . . an die Abtast­ einheit 60 und die Ausgabeeinheit 80 aus.
Danach empfangen die Flipflops FF1-FFn der Abtastein­ heit 60 die Verzögerungstaktsignale /CLK_D2n-1, CLK_D2n, . . . und tasten bei einer ansteigenden Flanke des externen Taktsignal CLK_IN ab und geben die Ausgangssignale /Q2n-1 und Q2n aus und die Vergleichseinheiten C1-Cn der Ver­ gleichseinheit 70 vergleichen der Reihe nach das Ausgangs­ signal /Q2n-1 und das Ausgangssignal Q2n und geben jeweils die Vergleichssignale CS1-CSn an die Ausgabeeinheit 80 und die Verzögerungsanschlüsse D5-Dn aus.
Deshalb empfängt die Ausgabeeinheit 80 die Verzöge­ rungstaktsignale /CLK_D2n-1, CLK_D2n, . . . und gibt gemäß Vergleichssignalen CS1-CSn und einem Schaltsignal SWS der Vergleichseinheit 30 ein Taktsignal als ein internes Takt­ signal aus und die Verzögerungsanschlüsse D5-Dn der Ver­ gleichseinheit 90 geben gemäß den von der Vergleichseinheit 70 ausgegebenen Vergleichssignalen CS1-CSn ein Signal mit dem Pegel high oder low aus.
Das bedeutet, wenn von der Vergleichseinheit C1 ein Vergleichssignal CS1 mit dem Pegel high ausgegeben wird, wird der Schalter SW2 der Ausgabe-Auswahleinheit OS0 oder der Schalter SW1 der Ausgabe-Auswahleinheit OS1 gemäß einem Schaltsignal SWS angeschaltet und ein vom externen Taktsi­ gnal CLK_IN oder vom Verzögerungsanschluß D1 ausgegebenes Verzögerungstaktsignal CLK_D1 wird als ein internes Taktsi­ gnal ausgegeben und das von der Vergleichseinheit C1 ausge­ gebene Vergleichssignal CS1 mit dem Pegel high wird in die Verzögerungseinheit D5 eingegeben und durch den Inverter 93 invertiert und in einen Anschluß des NAND-Gatters eingege­ ben und der Ausgang des NAND-Gatters 91 wird auf dem Pegel high festgehalten.
Zu diesem Zeitpunkt wirken die Ausgänge der Verzöge­ rungsanschlüsse D2-D4 gemäß Vergleichssignalen CS2-CS4 und einem Schaltsignal SWS und die Verzögerungsanschlüsse D5-Dn werden gemäß den Vergleichssignalen CS2-CS5 auf dem Pegel high oder dem Pegel low festgehalten, so daß es möglich ist, beim Aktivieren der Verzögerungsanschlüsse D5-Dn wäh­ rend eines aktiven Betriebs den Verbrauch an elektrischer Leistung zu verringern.
Wie oben beschrieben, ist die Taktsignal-Modellierungsschaltung der vorliegenden Erfindung darauf gerichtet, ein internes Taktsignal, das soviel wie ein bestimmter Ver­ zögerungsanschluß schneller oder langsamer ausgegeben wird als ein externes Taktsignal, durch Verzögern und Abtasten des externen Taktsignals, aufeinanderfolgendes Vergleichen des abgetasteten Signals und Steuern der Ausgabe des Ver­ gleichssignals, auszugeben, so daß es möglich ist, den Ver­ brauch an elektrischer Leistung während eines aktiven Be­ triebs durch Festhalten des Verzögerungsanschlusses nach einem ausgewählten Verzögerungsanschluß auf einem Pegel high oder einem Pegel low zu verringern.
Obwohl die bevorzugten Ausführungsformen der vorlie­ genden Erfindung zum Zweck der Darstellung beschrieben wur­ den, werden Fachleute erkennen, daß verschiedene Modifika­ tionen, Zusätze und Ersetzungen möglich sind, ohne vom Be­ reich und vom Geist der Erfindung abzuweichen, wie sie in den beigefügten Patentansprüchen beschrieben ist.

Claims (9)

1. Eine Taktsignal-Modellierungsschaltung, die fol­ gendes umfaßt:
eine Verzögerungseinheit 10 zum Empfangen eines exter­ nen Taktsignals und zum Ausgeben eines Verzögerungstaktsi­ gnals;
eine Abtasteinheit 20 zum Empfangen des Verzögerungs­ taktsignals und zum Abtasten gemäß einem externen Taktsi­ gnal;
eine Vergleichseinheit 30 zum Empfangen der Ausgabe der Abtasteinheit 20 und zum aufeinanderfolgenden Verglei­ chen der Ausgabe; und
eine Ausgabeeinheit 40 zum Empfangen des von der Ver­ zögerungseinheit 10 ausgegebenen Verzögerungstaktsignals und zum Ausgeben eines internen Taktsignals gemäß einem Ausgangssignal der Vergleichseinheit 30 und einem von außen angelegten Schaltsignal.
2. Die Schaltung von Anspruch 1, bei der die Verzö­ gerungseinheit eine Vielzahl von Verzögerungsanschlüssen enthält, von denen jeder aus einem Inverter der ersten Stu­ fe und einem Inverter der zweiten Stufe besteht.
3. Die Schaltung von Anspruch 1, bei der die Verzö­ gerungseinheit eine Vielzahl von Verzögerungsanschlüssen enthält, von denen jeder ungeradzahlige Verzögerungsan­ schluß ein NAND-Gatter enthält und jeder geradzahlige Ver­ zögerungsanschluß ein NOR-Gatter enthält.
4. Die Schaltung von Anspruch 3, bei der die Verzö­ gerungsanschlüsse erste und dritte Verzögerungsanschlüsse, von denen jeder von einem von deren Enden elektrische Lei­ stung empfängt, zweite und vierte Verzögerungsanschlüsse, von denen jeder mit einem von deren Enden verbundene Masse­ spannung empfängt, und fünfte bis "n"-te Verzögerungsan­ schlüsse enthält, von denen jeder ungeradzahlige Verzöge­ rungsanschluß mit einem Inverter zum Invertieren eines un­ geradzahligen Vergleichssignals der Vergleichseinheit ver­ bunden ist und ein geradzahliger Verzögerungsanschluß ein geradzahliges Vergleichssignal der Vergleichseinheit emp­ fängt.
5. Die Schaltung von Anspruch 4, bei der die Verzö­ gerungsanschlüsse gemäß einem Vergleichssignal der Ver­ gleichseinheit auf einem Pegel high oder einem Pegel low festgehalten werden.
6. Die Schaltung von Anspruch 1, bei der die Ver­ gleichseinheit einen Inverter zum Invertieren der Ausgabe eines Flipflop und ein NOR-Gatter zum NOR-Verknüpfen der Ausgabe des Flipflop enthält.
7. Die Schaltung von Anspruch l, bei der die Ausgabe-Auswahlschaltung eine Ausgabe-Auswahleinheit zum direk­ ten Ausgeben eines externen Taktsignals und eine Vielzahl von Auswahleinheiten zum Ausgeben eines Verzögerungstaktsi­ gnals enthält.
8. Die Schaltung von Anspruch 7, bei der die Ausgabe-Auswahleinheit folgendes enthält:
ein erstes Durchlaßgatter zum Empfangen eines externen Taktsignals oder eines von der Verzögerungseinheit ausgege­ benen Verzögerungstaktsignals und zum Durchlassen gemäß einem von der Vergleichseinheit ausgegebenen Vergleichs­ signal; und
ein parallel zum ersten Durchlaßgatter geschaltetes zweites Durchlaßgatter, das gemäß einem von der Vergleichs­ einheit ausgegebenen Vergleichssignal leitend wird.
9. Die Schaltung von Anspruch 7, bei der die Ausgabe-Auswahleinheit folgendes enthält:
einen Puffer zum Puffern eines externen Taktsignals; einen mit einem Ausgabe-Freigabeanschluß des Puffers und einem Massespannungsanschluß verbundenen und gemäß ei­ nem Schaltsignal gesteuerten ersten Schalter; und
einen mit dem Ausgabe-Freigabeanschluß des Puffers und dem Ausgangsanschluß der Vergleichseinheit verbundenen zweiten Schalter,
wobei eine erste Ausgabeeinheit und ein "n"-ter Ausga­ beanschluß folgendes enthält:
eine 2n-te Ausgabe-Auswahleinheit mit einem Inverter zum Puffern des Verzögerungstaktsignals, einem mit dem Ausgabe-Freigabeanschluß des Inverters verbundenen und gemäß einem Schaltsignal gesteuerten ersten Schalter und einem mit dem Ausgabe-Freigabeanschluß des Inverters und dem Aus­ gabeanschluß der Vergleichseinheit verbundenen zweiten Schalter; und
eine 2n-te Ausgabe-Auswahleinheit mit einem Puffer zum Puffern des Verzögerungstaktsignals, einem mit dem Ausgabe-Freigabeanschluß des Puffers verbundenen und gemäß einem Schaltsignal gesteuerten ersten Schalter und einem mit dem Ausgabe-Freigabeanschluß des Puffers und dem Ausgabean­ schluß der Vergleichseinheit verbundenen zweiten Schalter.
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