DE102014115750A1 - Vorrichtung mit Halbleiter-Chips und Verfahren zur Herstellung einer solchen Vorrichtung - Google Patents

Vorrichtung mit Halbleiter-Chips und Verfahren zur Herstellung einer solchen Vorrichtung Download PDF

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Petteri Palm
Thorsten Scharf
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Infineon Technologies AG
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Abstract

Eine Vorrichtung umfasst einen ersten Halbleiter-Chip, der eine erste Fläche umfasst, wobei eine erste Kontaktierungsstelle über der ersten Fläche angeordnet ist. Die Vorrichtung umfasst ferner einen zweiten Halbleiter-Chip, der eine erste Fläche umfasst, wobei eine erste Kontaktierungsstelle über der ersten Fläche angeordnet ist, wobei der erste Halbleiter-Chip und der zweite Halbleiter-Chip derart angeordnet sind, dass die erste Fläche des ersten Halbleiter-Chips in eine erste Richtung gewandt ist und die erste Fläche des zweiten Halbleiter-Chips in eine zweite Richtung gewandt ist, die zur ersten Richtung entgegengesetzt ist. Der erste Halbleiter-Chip ist lateral außerhalb eines Umrisses des zweiten Halbleiter-Chips angeordnet.

Description

  • Die Offenbarung bezieht sich auf Vorrichtungen, die Halbleiter-Chips umfassen, und auf Verfahren zur Herstellung solcher Vorrichtungen.
  • Mikroelektronische Vorrichtungen können mehrere Halbleiter-Chips umfassen, die verschiedene Größen oder Formen aufweisen können. Der Trend in Richtung höher integrierter und kompakterer Designs von mikroelektronischen Vorrichtungen kann Chip-Integrationstechnologien erfordern, die eine erwünschte Integration im Großmaßstab bereitstellen.
  • Die begleitenden Zeichnungen sind beinhaltet, um ein besseres Verständnis der Beispiele bereitzustellen, und sie sind in dieser Beschreibung aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Beispiele, und gemeinsam mit der Beschreibung dienen sie dazu, die Prinzipien der Beispiele zu erklären. Andere Beispiele und viele der beabsichtigten Vorteile der Beispiele sind leicht zu verstehen, da sie durch den Verweis auf die folgende detaillierte Beschreibung besser zu verstehen sind. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu zu einander. Gleiche Bezugszeichen können entsprechende ähnliche Teile bezeichnen.
  • Die 1 bis 9 veranschaulichen schematisch eine Querschnittsansicht eines Verfahrens zur Bereitstellung eines Kernschichtgehäuses (engl. core layer package), in das ein Nacktchip (engl. die) IC1 eingebettet ist, worin eine Rückseiten-Kontaktierungsstelle des Nacktchips IC1 mit einer plattierten Rückseitenverbindung hergestellt ist.
  • Die 10 bis 19 veranschaulichen schematisch eine Querschnittsansicht eines Verfahrens zur Bereitstellung eines integrierten Schaltungsgehäuses, das einen ersten Nacktchip IC1 und einen dritten Nacktchip IC3 umfasst, wobei beide Nacktchips eine verschiedene Dicke aufweisen.
  • 20 veranschaulicht schematisch eine Querschnittsansicht einer Vorrichtung 2000, die einen ersten Nacktchip IC1, einen zweiten Nacktchip IC2 und einen optionalen dritten Nacktchip IC3 umfasst.
  • 21 veranschaulicht ein schematisches Diagramm eines Verfahrens 2100 zur Bereitstellung einer Vorrichtung, die einen ersten Halbleiter-Chip und einen zweiten Halbleiter-Chip mit einer verschiedenen Dicke umfasst.
  • 22 veranschaulicht ein schematisches Diagramm eines Verfahrens 2200 zur Bereitstellung einer Vorrichtung, die einen Halbleiter-Chip mit einer plattierten Kontaktierungsstelle umfasst.
  • In der folgenden detaillierten Beschreibung wird auf die begleitenden Zeichnungen verwiesen, die einen Teil dieser bilden und in welchen spezifische Beispiele, in welchen die Offenbarung umgesetzt werden kann, anhand einer Darstellung gezeigt sind. In dieser Hinsicht kann die Richtung betreffende Terminologie wie „oben“, „unten“, „vorne“, „hinten“, „vorderseitig“, „rückseitig“, etc. mit Verweis auf die Ausrichtung der beschriebenen Figuren verwendet werden. Weil Komponenten von Beispielen in einer Reihe von unterschiedlichen Ausrichtungen positioniert werden können, kann die richtungsbeschreibende Terminologie zum Zwecke der Veranschaulichung verwendet werden und ist keineswegs einschränkend. Es ist zu verstehen, dass auch andere Beispiele verwendet werden können und dass strukturelle oder logische Änderungen durchgeführt werden können, ohne vom Konzept der vorliegenden Offenbarung abzuweichen. Die folgende detaillierte Beschreibung ist somit nicht in einem einschränkenden Sinn aufzufassen.
  • Die Merkmale der verschiedenen, hierin beschriebenen Beispiele können miteinander kombiniert werden, sofern dies nicht anders angegeben ist.
  • Wie in dieser Beschreibung verwendet, sollen die Begriffe „gekoppelt“ und/oder „elektrisch gekoppelt“ nicht bedeuten, dass die Elemente direkt zusammengekoppelt sein müssen; es können auch dazwischengeschaltete Elemente zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen bereitgestellt sein.
  • Nacktchips (engl. dies), wie sie im Folgenden beschrieben sind, können kleine Blöcke aus Halbleitermaterial sein, auf welchen eine gegebene funktionelle Schaltung hergestellt werden kann. Integrierte Schaltungen können in großen Chargen auf einem einzelnen Wafer eines Siliziums oder eines anderen Halbleitermaterials mit elektronischer Qualität durch Verfahren wie die Fotolithographie hergestellt werden. Der Wafer kann in viele Stücke geteilt werden, wobei jedes dieser Stükke als ein „Nacktchip“ bezeichnet werden kann. Danach können ein oder mehrere der getrennten Nacktchips in einem Gehäuse eingehaust werden. Das Einhausen kann das Befestigen des Nacktchips an einem Substrat, das Bereitstellen von elektrischen Verbindungen mit dem Nacktchip und das Bereitstellen eines Gehäuses, das wenigstens teilweise den Nacktchip einkapselt, umfassen.
  • Vorrichtungen, die mehrere Halbleiter-Chips enthalten, d.h. Nacktchips, die eine gegebene funktionelle Schaltung umfassen, sind im Folgenden beschrieben. Es ist anzumerken, dass die Begriffe „Nacktchip“, „Halbleiter-Nacktchip“, „Chip“ und „Halbleiter-Chip“ in dieser Beschreibung synonym verwendet werden können. Insbesondere können ein Nacktchip oder ein Halbleiter-Chip einen Leistungshalbleiter umfassen. Ein Leistungshalbleiter ist ein spezieller Typ eines Halbleiter-Chips, der dazu ausgelegt sein kann, beträchtliche Leistungsstufen handzuhaben. Leistungshalbleiter-Chips können besonders ausgelegt sein, Ströme und/oder Spannungen zu schalten und zu steuern. Sie können als Leistungs-MOSFETs, IGBTs, JFETs, bipolare Energietransistoren und -dioden implementiert sein. Leistungshalbleiter-Chips sind in den meisten Energieversorgungen zu finden, z.B. in DC-DC-Wandlern und Motorsteuerungen. Leistungshalbleiter-Chips können für spezielle Anwendungen aufeinander gestapelt werden, so z.B. als Halbbrückenschaltungen.
  • Die hierin beschriebenen Halbleiter-Chips können von verschiedenem Typ sein, sie können mittels unterschiedlicher Technologien hergestellt werden, und sie können z.B. integrierte elektrische, elektro-optische oder elektro-mechanische Schaltungen oder passive Bauelemente umfassen. Die integrierten Schaltungen können z.B. als logische integrierte Schaltungen, analoge integrierte Schaltungen, Mischsignal-integrierte Schaltungen, leistungsintegrierte Schaltungen, Speicherschaltungen oder integrierte passive Bauelemente ausgelegt sein. Ferner können die Halbleiter-Chips als so genannte MEMs (mikroelektrische mechanische Systeme) ausgelegt sein, und sie können mikromechanische Strukturen wie Brücken, Membranen oder Zungenstrukturen umfassen. Die Halbleiter-Chips müssen nicht aus speziellem Halbleitermaterial hergestellt werden, so z.B. Si, SiC, SiGe, GaAs, und ferner können sie anorganische und/oder organische Materialien umfassen, die keine Halbleiter sind, so z.B. Isolatoren, Kunststoffe oder Metalle. Darüber hinaus können die Halbleiter-Chips gehäust (engl. packaged) oder ungehäust sein.
  • Insbesondere können Halbleiter-Chips mit einer vertikalen Struktur involviert sein, dies bedeutet, dass die Halbleiter-Chips in einer solchen Weise hergestellt werden können, so dass elektrische Ströme in eine Richtung orthogonal auf die Hauptflächen der Halbleiter-Chips fließen können. Ein Halbleiter-Chip mit einer vertikalen Struktur kann Elektroden auf seinen zwei Hauptflächen aufweisen, d.h. auf seiner Oberseite und auf seiner Unterseite. Insbesondere können Leistungshalbleiter-Chips eine vertikale Struktur aufweisen, und sie können Lastelektroden auf beiden Hauptflächen aufweisen. Die vertikalen Leistungshalbleiter-Chips können z.B. als Leistungs-MOSFETs (Metall-Oxid-Halbleiter-Feldeffekt-Transistoren), IGBTs (Bipolartransistoren mit isolierter Gate-Elektrode), JFETs (Sperrschicht-Feldeffekttransistoren), bipolare Leistungstransistoren oder -dioden ausgelegt sein. Beispielsweise können die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFET auf einer Fläche angeordnet sein, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Fläche angeordnet sein kann. Zusätzlich dazu können die hierin beschriebenen Vorrichtungen integrierte Schaltungen umfassen, die ausgelegt sind, die integrierten Schaltungen der Leistungshalbleiter-Chips zu steuern.
  • Die Halbleiter-Chips können Kontaktierungsstellen (oder Kontaktierungselemente oder -anschlüsse) aufweisen, die ermöglichen, dass ein elektrischer Kontakt mit den in den Halbleiter-Chips umfassten integrierten Schaltungen hergestellt wird. Die Kontaktierungsstellen können eine oder mehrere Metallschichten umfassen, die auf das Halbleitermaterial aufgebracht werden können. Die Metallschichten können mit jeder erwünschten geometrischen Form und mit jeder erwünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können z.B. in der Form einer Schicht vorliegen, die eine Fläche abdeckt. Als das Material kann jedes erwünschte Metall oder jede Metalllegierung verwendet werden, so z.B. Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt sein, dies bedeutet, dass verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialen möglich sind.
  • Es können eine oder mehrere Metallschichten in Form von Leiterbahnen (oder Leiterschienen) bereitgestellt sein, und sie können elektrisch mit dem Halbleiter-Chip gekoppelt sein. Die Metallschichten können z.B. zur Erzeugung einer Redistributionsschicht (oder Umverteilungsschicht) verwendet werden. Die Leiterbahnen können als Verdrahtungsschichten verwendet werden, um einen elektrischen Kontakt mit den Halbleiter-Chips von außerhalb der Vorrichtung herzustellen und/oder um einen elektrischen Kontakt mit anderen Halbleiter-Chips und/oder in der Vorrichtung enthaltenen Komponenten herzustellen. Die Leiterbahnen können die Kontaktierungsstellen der Halbleiter-Chips mit den äußeren Kontaktierungsstellen koppeln. Die Leiterbahnen können mit jeder erwünschten geometrischen Form und mit jeder erwünschten Materialzusammensetzung hergestellt werden, so z.B. Aluminium, Nickel, Palladium, Silber, Zinn, Gold oder Kupfer, oder es können Metalllegierungen als Material verwendet werden. Die Leiterbahnen müssen nicht homogen oder aus nur einem Material hergestellt sein, dies bedeutet, dass verschiedene Zusammensetzungen und Konzentrationen der in den Leiterbahnen enthaltenen Materialien möglich sind. Ferner können die Leiterbahnen oberhalb oder unterhalb oder zwischen den elektrisch isolierenden Schichten angeordnet sein.
  • Die nachfolgend beschriebenen Vorrichtungen können äußere Kontaktierungsstellen (oder äußere Kontaktierungselemente) umfassen, welche jede beliebige Form und Größe aufweisen können. Auf die äußeren Kontaktierungsstellen kann von außerhalb der Vorrichtungen zugegriffen werden, und somit kann ein elektrischer Kontakt mit den Halbleiter-Chips von außerhalb der Vorrichtungen hergestellt werden. Die äußeren Kontaktierungsstellen können aus jedem erwünschten elektrisch leitfähigen Material bestehen, so z.B. aus einem Metall wie Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitfähigen organischen Material. Die äußeren Kontaktierungsstellen können durch Abschnitte der Metallschichten gebildet werden. Lötmaterial wie Lötkugeln oder Lötpunkten oder Lötbumps können auf den äußeren Kontaktierungsstellen abgelagert sein.
  • Die Halbleiter-Chips oder wenigstens Teile der Halbleiter-Chips können mit einem Verkapselungsmaterial bedeckt sein, welches elektrisch isolierend ist und einen Verkapselungskörper bilden kann. So kann das Verkapselungsmaterial z.B. wenigstens eines von einem Prepreg, einem Harz und einem Laminat umfassen.
  • Die hierin beschriebenen Vorrichtungen können wenigstens eine Montagefläche umfassen. Die Montagefläche kann dazu dienen, die Vorrichtung auf einer anderen Komponente, so z.B. einer Leiterplatte wie einer PCB (Printed Circuit Board, gedruckte Leiterplatte) zu montieren. Äußere Kontaktierungselemente und insbesondere äußere Kontaktierungsflächen können auf der Montagefläche angeordnet werden, um zu ermöglichen, dass die Vorrichtung mit der Komponente, auf welcher die Vorrichtung montiert ist, elektrisch gekoppelt wird. Lötdepots wie Lötkugeln oder andere geeignete Verbindungselemente können verwendet werden, um eine elektrische und insbesondere eine mechanische Verbindung zwischen der Vorrichtung und der Komponente, auf welcher die Vorrichtung montiert ist, zu schaffen.
  • Das nachfolgend mit Bezug auf die 1 bis 19 beschriebene Verfahren kann auch als „Einbettungsprozess“ bezeichnet werden.
  • Die 1 bis 9 veranschaulichen schematisch eine Querschnittsansicht eines Verfahrens zur Bereitstellung eines Kernschichtgehäuses, das einen ersten Nacktchip IC1 (auch als dünner Nacktchip bezeichnet) einbettet, wobei eine Rückseiten-Kontaktierungsstelle des ersten Nacktchips mit einer plattierten Rückseitenverbindung hergestellt werden kann.
  • 1 veranschaulicht schematisch einen beispielhaften Bohrvorgang 100. So können z.B. Ausrichtungsmarkierungen 105 mit einem Laser in eine Folie, z.B. eine Kupferfolie (Cu) 103, gebohrt werden, auf welcher später der Nacktchip montiert wird. Die Folie 103 kann als Bodenfolie bezeichnet werden, wobei das Bezugszeichen 112 den Boden der Anordnung bezeichnen kann und das Bezugszeichen 110 die Oberseite der Anordnung bezeichnen kann. Ausrichtungsmarkierungen und Schablonenlöcher 105 für den Lötpastendruck, den Zusammenbau der Komponenten, Lithographie können in die Folie 103 gebohrt werden, so z.B. unter Verwendung eines Lasers, z.B. eines UV-Lasers. Die Ausrichtungsgenauigkeit der Ausrichtungsmarkierungen und Schablonenlöcher 105 kann präzise sein, und es kann auch keine zusätzlichen Toleranzen geben, die im Fall der verschiedenen Prozessschritte hervorgerufen werden können.
  • Das Basismaterial kann eine dünne Folie 103 sein, z.B. eine Cu-Folie auf einem dickeren Träger 101, z.B. einem Cu- oder Al- oder Stahlträger, wobei die Platte eine Größe von 400 mm × 300 mm aufweisen kann. Es können auch andere Größen verwendet werden, so z.B. 600 mm × 525 mm, was ungefähr 24 Zoll (engl. inch) × 21 Zoll entspricht, 600 mm × 500 mm, was ungefähr 24 Zoll × 20 Zoll entspricht oder 300 mm × 200 mm, 500 mm × 400mm, 500 mm × 200mm, 200 mm × 200 mm, 300 mm × 300 mm, 400 mm × 400 mm oder 500 mm × 500 mm. Die funktionelle (dünne) Folie 103 kann eine Dicke von etwa 3 µm (Mikrometer) bis etwa 12 µm (Mikrometer) aufweisen, und sie kann später als eine Wachstumsschicht (oder Keimschicht) in einem Plattierungsprozess verwendet werden, wie er nachfolgend mit Bezug auf die 8 und 18 beschrieben ist. In anderen Beispielen kann die funktionelle Folie 103 eine Dicke aufweisen, die von einer minimalen Dicke von einem von 1, 2 und 3 µm (Mikrometer) bis zu einer maximalen Dicke von einem von 9, 12, 15, 17, 18, 35, 70 und 105 µm (Mikrometer) reicht. In anderen Beispielen kann die funktionelle Folie 103 eine Dicke von etwa 2 bis 11 µm (Mikrometer), 1 bis 10 µm (Mikrometer), 3 bis 15 µm (Mikrometer), 2 bis 20 µm (Mikrometer), 1 bis 30 µm (Mikrometer), 1 bis 9 µm (Mikrometer), 1 bis 8 µm (Mikrometer), 1 bis 7 µm (Mikrometer), 1 bis 6 µm (Mikrometer), 0,5 bis 5 µm (Mikrometer), 0,25 bis 4 µm (Mikrometer) oder andere Werte aufweisen. Die dünne Folie 103 kann auf dem dickeren Träger 101 aufgeklebt sein. Die dünne Folie 103 kann auch mit einer Isolier-/Primer-Schicht beschichtet sein. Der dickere Träger 101 kann ein entfernbarer Träger sein. In einem Beispiel kann die dünne Folie 103 ohne einen Träger verwendet werden.
  • In anderen Beispielen kann die Folie 103 eine Metallfolie sein, so z.B. eine Kupferfolie (Cu), eine Aluminiumfolie (Al), eine Silberfolie (Ag), eine Nickelfolie (Ni), eine Palladiumfolie (Pd), eine Goldfolie (Au) oder eine mehrschichtige Folie, die eine Kombination aus solchen Metallen umfasst, z.B. eines der Folgenden: Ni, Pd und Au; Ni und Pd; Ni und Au; Ni, Pd, Ag und Au; Cu, Pd und Ni. Der Träger 101 kann eine Cu- oder eine Al-Folie mit einer Dicke von etwa 35 bis etwa 70 µm (Mikrometer) auf der obersten Fläche sein, von welcher die funktionelle Folie 103 elektroplattiert werden kann. In noch anderen Beispielen kann die Cu- oder Al-Folie eine beispielhafte Dicke von etwa 35 bis 60 µm (Mikrometer), 35 bis 80 µm (Mikrometer), 25 bis 70 µm (Mikrometer), 45 bis 70 µm (Mikrometer), 45 bis 60 µm (Mikrometer), 25 bis 80 µm (Mikrometer), 10 bis 100 µm (Mikrometer), 5 bis 200 µm (Mikrometer), 35 bis 200 µm (Mikrometer), 5 bis 300 µm (Mikrometer), 5 bis 400 µm (Mikrometer) oder andere Werte aufweisen. In einem Beispiel kann eine dünn plattierte (z.B. Chrom) Freisetzungsschicht (in 1 nicht dargestellt) zwischen der funktionellen Folie 103 und der Trägerfolie 101 angeordnet sein. Eine solche Freisetzungsschicht kann verwendet werden, um den Träger nach den späteren Prozessschritten durch Ablösen leichter zu entfernen. Die Folie 103 und der optionale Träger 101 können die Unterseite eines Layups bilden, wie dies nachfolgend mit Verweis auf 3 beschrieben ist.
  • Die 2a und die 2b veranschaulichen schematisch einen Vorgang der Komponentenmontage 200a, 200b, wobei ein erster Nacktchip (als dünner Nacktchip bezeichnet) IC1 201a auf der Folie 103, welche die Unterseite 112 eines Layups bildet, montiert werden kann, wie dies nachfolgend mit Bezug auf 3 beschrieben ist. Für den Montagevorgang 200a können eine Hochgeschwindigkeits-Oberflächenmontagemaschine und ein nicht leitfähiger Klebstoff 203 verwendet werden. Es kann ein Kleber 203 auf die Oberfläche 103 aufgedruckt werden, z.B. unter Verwendung von Standard-Pastendruck und Metallschablonen. In einem Beispiel kann der Kleber 203 auch auf der Oberfläche 103 verteilt werden. Der erste Nacktchip IC1 201a kann auf der Oberseite des Klebstoffs 203 unter Verwendung einer Hochgeschwindigkeitsmaschine zum präzisen Aufnehmen und Anordnen montiert werden. Der Klebstoff 203 kann unter Verwendung eines Fließlöt- oder Chargen-Ofens ausgehärtet werden. In einem Beispiel kann der Klebstoff 203 zuvor auf der Rückseite des Wafers aufgebracht werden, so z.B. unter Verwendung eines DAF (Die Attach Film, Nacktchip-Befestigungsfilm). Der Zweck des Klebstoffs 203 kann darin bestehen, den ersten Nacktchip 201a an der richtigen Stelle zu befestigen. Danach kann die exakte Stelle des ersten Nacktchips 201a gemessen werden, und diese Daten können z.B. auf ein maskenloses Belichtungshilfsprogramm oder auf Laserbohrungs-Abbildungsdateien übertragen werden. In einem Beispiel können weitere Nacktchips (in den Figuren nicht dargestellt) neben dem ersten Nacktchip 201a auf der Folie 103 angebracht werden.
  • Die 2c und 2d veranschaulichen schematisch einen beispielhaften Vorgang der Komponentenmontage 220c, 220d, wobei ein zweiter Nacktchip IC2 201b auf einer Cu-Folie 313 angebracht werden kann, welche die Oberseite 110 eines Layups bildet, wie dies nachfolgend mit Bezug auf 3 beschrieben ist. Ein dritter Nacktchip IC3 1201, der als „dicker Nacktchip“ bezeichnet werden kann, ist nachfolgend in Bezug auf die 12 bis 19 beschrieben. Um den Montagevorgang 220c, 220d durchzuführen, können eine Hochgeschwindigkeits-Oberflächenmontagemaschine und ein Isolierklebstoff 205 verwendet werden. Ein Kleber 205 kann auf der Cu-Oberfläche 313 aufgedruckt werden, z.B. unter Verwendung von Standard-Pastendruck und Metallschablonen. Der zweite Nacktchip IC2 201b kann auf der Oberseite des Klebstoffs 205 unter Verwendung einer Hochgeschwindigkeitsmaschine zum genauen Aufnehmen und Anordnen montiert werden. Der Klebstoff 205 kann unter Verwendung eines Rückfluss- oder Chargen-Ofens ausgehärtet werden. In einem Beispiel kann der Klebstoff 205 zuvor auf der Rückseite des Wafers aufgebracht werden, d.h. auf der Cu-Folie 313, bevor der zweite Nacktchip IC2 befestigt wird. Der Zweck des Klebstoffs 205 kann darin bestehen, den zweiten Nacktchip IC2 an der korrekten Stelle zu befestigen. Danach kann die Stelle (oder Position) des zweiten Nacktchip IC2 gemessen werden, und diese Daten können z.B. auf maskenlose Abbildungsdateien übertragen werden. In einem Beispiel können weitere Nacktchips (in den Figuren nicht dargestellt) auf der Folie 313 neben dem zweiten Nacktchip IC2 montiert werden. Für einen folgenden Layup-Prozess können Strukturen mit unterseitig montierten Komponenten (siehe 2a und 2b) oder Strukturen mit oberseitig montierten Komponenten (siehe 2c und 2d) oder beide verwendet werden.
  • 3 veranschaulicht schematisch einen beispielhaften Layup-Vorgang 300. Nachdem alle Nacktchips entweder an der unterseitigen Cu-Folie 103 oder an der oberseitigen Cu-Folie 313 oder an beiden dieser gebondet wurden, kann der folgende Layup-Vorgang durchgeführt werden, z.B. auf einer Basisplatte mit Ausrichtungsstiften in einer fixierten Stelle. Alle Schichten können Löcher 105 für die Ausrichtungsstifte enthalten. Die Löcher 105 und die Stifte können verwendet werden, um die Schichten in Bezug aufeinander genau auszurichten. Die Stifte (oder Pins) können auf der Basisplatte fixiert werden, und sie können verwendet werden, um die Schichten während des Laminierens an einer korrekten Position zu halten. In einem Beispiel können die Schichten gemeinsam mit einem erwärmten Bonding-Werkzeug außerhalb des Komponentenbereichs gebondet werden (z.B. punktgeschweißt). In diesem Beispiel können die fixierten Ausrichtungsstifte vor der Laminierung entfernt werden, so dass eine lineare thermische Ausdehnung der Struktur erreicht werden kann.
  • In einem anderen Beispiel kann der Layup-Prozess unter Verwendung von optischer Ausrichtung durchgeführt werden, so z.B. indem ein optisches Ausrichtungswerkzeug wie ein Roboter, der die optische Ausrichtung der Schichten durchgeführt, angewendet wird. Die Löcher 105 in den Schichten können gemeinsam mit dem optischen Ausrichtungswerkzeug verwendet werden, um die Schichten in Bezug zueinander genau auszurichten.
  • In einem Beispiel kann das Layup die folgenden Schichten umfassen:
    • a) Die Bodenfolie 103 (optional auf einem Träger 101) mit gebondeten Nacktchips 201a (nach oben ausgerichtet auf der Folie).
    • b) Eine erste Isolierschicht 301, z.B. eine Prepreg-Schicht mit Hohlräumen 305 für die Komponenten 201a auf der Bodenfolie 103.
    • c) Eine zweite Isolierschicht (nicht dargestellt), z.B. eine Prepreg-Schicht oder ein Laminat mit Hohlräumen für die Komponenten auf der Bodenfolie 103 und der obersten Folie 313.
    • d) Eine dritte Isolierschicht 305, z.B. eine Prepreg-Schicht mit Hohlräumen für die Komponenten 201b auf der obersten Folie 313 (Hohlräumen in den Figuren nicht dargestellt, da keine Komponenten auf der obersten Folie 313 montiert sind. Wird aber eine Anordnung einer obersten Folie, wie sie in 2d dargestellt ist, verwendet, so kann die dritte Isolierschicht 305 Hohlräume aufweisen).
    • e) Oberste Folie 313 (optional auf einem Träger 311) mit gebondeten Nacktchips 201b (bei Bedarf nach oben 200b und nach unten 200d ausgerichtete Konfiguration innerhalb des Gehäuses).
  • Die Anzahl der Isolierschichten oder Prepregs kann von den Dicken und den Strukturen (nach oben 200b und nach unten 200d ausgerichtet oder nur nach oben/nach unten ausgerichtet) abhängen. In einem Beispiel können ein Teil oder alle der Isolierschichten Harzfolien sein. In einem weiteren Beispiel können ein Teil oder alle der Isolierschichten Laminate sein, z.B. unter Verwendung von Klebstoffen aufgebaut. In noch einem anderen Beispiel können ein Teil oder alle der Isolierschichten Harzfolien und Laminate sein (z.B. Cu-Folie – Harzfilm (Bonding) – Laminat – Harzfilm (Bonding) – Cu-Folie). In einem Beispiel können die Folien und Prepreg-Materialien aus Standard-PCB-Materialien sein, wie sie z.B. in der Massenproduktion von HDI (High Density Interconnect, Zwischenverbindung hoher Dichte)-PCB verwendet werden. Um ein Durchbiegen zu minimieren, kann eine hochgradig symmetrische Struktur verwendet werden (von oben 110 nach unten 112).
  • 4 veranschaulicht schematisch einen beispielhaften Press- und Laminierungsvorgang 400 des Layups, wie dies in 3 dargestellt ist. Die Kernschichtlaminierung kann durch Verwendung einer PCB-Vakuumlaminierungspresse produziert werden. Während einer ersten Phase im Laminierungszyklus können das B-Stadium(Stage)-Harz im Prepreg, z.B. in den Prepreg-Schichten 301 und 305, wie dies in 3 dargestellt ist, geschmolzen werden, und sie können alle Hohlräume auf der strukturieren Schicht 103 und um die Komponenten 201a herum füllen. Die Temperatur kann über die Temperatur hinaus ansteigen, bei welcher der Aushärtungs-/Vernetzungsprozess (engl. cross linking) startet, und sie kann weiter ansteigen, bis das Polymer 401 vollständig ausgehärtet werden kann.
  • 5 veranschaulicht schematisch einen Vorgang 500 des Entfernens des optionalen Trägers. Da die Träger 101, 311 optional sein können, kann der Vorgang 500 des Entfernens des Trägers nur dann durchgeführt werden, wenn die Folien 103, 313, z.B. die Cu-Folien, auf einer Trägerfolie 101, 311 bereitgestellt sind. Nach dem Laminierungsvorgang 400 können die Träger 101, 311 entfernt werden, so z.B. durch Abziehen (z.B. für einen Cu-Träger) oder durch Verwendung eines Nassätzprozesses (z.B. für einen Al-Träger). Für den Fall, dass die Cu-Folie 103 auf dem Cu-Träger 101 angeordnet ist, kann das Abziehen nach der Laminierung mit relativ geringem Kraftaufwand durchgeführt werden. Für den Fall, dass die Trägerfolien 103, 313 aus Aluminium hergestellt sind, können diese durch Ätzen entfernt werden, so z.B. unter Verwendung einer warmen Ätzlösung wie z.B. 50 bis 70g/l, 40 bis 80g/l, 30 bis 90g/l, 55 bis 65g/l oder 58 bis 63g/l Natriumhydroxid (NaOH), z.B. im Bereich von etwa 60°C bis etwa 80°C, z.B. bei 60°C, 62°C, 64°C, 66°C, 68°C, 70°C, 72°C, 74°C, 76°C, 78°C oder 80°C. Die Ätzlösung kann selektiv sein, so dass die unterhalb angeordnete Schicht unbeschädigt bleiben kann, d.h. der Träger 311 kann ohne Beschädigung der Folie 313 entfernt werden.
  • 6 veranschaulicht schematisch einen beispielhaften Vorgang 600 der Lithographie und des Ätzens, z.B. Cu-Ätzen, das eine Lithographie-Stepper-Aufbereitung für einen Mikrodurchkontaktierungs-Herstellungsprozess auf der Vorderseite 110 des Nacktchips und einen Plattierungs-Herstellungsprozess auf der Rückseite 112 des Nacktchips darstellen kann. Öffnungen 601, 603 in der Vorderseite 110 und eine große Öffnung 605 in der Rückseite 112 können gebildet werden, in dem z.B. ein Nassätzprozess in Bezug auf die Folien 103, 313 auf der Vorderseite 110 und der Rückseite 112 verwendet wird. Ein erster Prozessschritt kann eine Laminierung umfassen, z.B. eine Vakuumlaminierung des Photoresists auf beiden Seiten 110, 112 der Platte. Nach dem Laminierungsprozess kann das Resist unter Verwendung eines Maskenausrichters oder LDI (Laser Direct Imaging) belichtet werden. Eine Ausrichtung kann durch Verwendung der Ausrichtungsmarkierungen, die bei der Laserbohrung der Folien 103, 313 hergestellt wurden, wie dies oben mit Bezug auf 1 beschrieben wurde, durchgeführt werden. Während die Ausrichtungsmarkierungen für die Komponentenanordnung und Lithographie gleichzeitig und im selben Prozess durchgeführt werden können, kann die Ausrichtungsgenauigkeit des Ätzens von Durchkontaktierungsöffnungen im Vergleich zu Nacktchip-Kontaktierungsstellenpositionen höchst präzise sein. Nach der Belichtung kann das Resist entwickelt werden. Nach dem Fotolithographieprozess können die Öffnungen 601, 603, 605 zur/zu den Folie/n 103, 313 durch einen Nassätzprozess produziert werden. Im Anschluss daran kann eine Entfernen des Photoresists und eine Reinigung der Folie(n) 103, 313 folgen.
  • 7 veranschaulicht schematisch einen beispielhaften Vorgang 700 des optionalen Laserbohrens. Nach dem Ätzprozess, wie er oben mit Bezug auf 6 beschrieben wurde, kann das Prepreg-Harz 401 aus den Mikrodurchkontaktierungsöffnungen 701, 703 entfernt werden, indem z.B. ein CO2-Laserbohrprozess verwendet wird, der die übrige Folie 313 als eine Maske verwendet. Die Mikrodurchkontaktierungsöffnungen 701, 703 können für die Vorderseite des Chips verwendet werden. Für die Rückseite des Chips 201a können große Öffnungen 705 verwendet werden, z.B. Öffnungen, die beinahe die gesamte Rückseite des Chips 201a oder eine Mikrodurchkontaktierungsanordnung für die Rückseite des Chips 201a abdecken. In einem Beispiel kann für die großen Öffnungen 705 der Rückseite ein Plasmareinigungs- oder ein Laserscan-Prozess verwendet werden, um die Harzschicht zu entfernen. Zusätzlich dazu können die Vorgänge 600, 700, wie sie oben mit Bezug auf die 6 und 7 beschrieben sind, durchgeführt werden, wenn ein Direktlaserbohrprozess oder ein zweistufiges Laserbohr- oder mechanisches Bohren verwendet werden. Ferner können Durchgangslöcher 707 gebohrt werden, z.B. durch mechanisches Bohren oder durch Verwendung von Laser-Bohrung.
  • 8 veranschaulicht schematisch einen beispielhaften Vorgang 800 des Plattierens. Die Vorderseite des Chip 201a und die Rückseite aller Komponenten 201a, 201b (wenn die Rückseitenverbindung notwendig ist) können mit der Leiterschicht, d.h. mit der Folie 103, z.B. der Cu-Folie auf der Rückseite 112, und der Folie 313, z.B. der Cu-Folie auf der Vorderseite 110 des Laminats, verbunden werden, indem zuerst eine dünne Wachstumsschicht (oder Keimschicht) unter Verwendung eines normalen stromlosen Plattierungsprozesses, z.B. eines stromlosen Kupferplattierungsprozesses, plattiert und anschließend mit einem elektrochemischen Plattierungsprozess oder einem direkten Metallisierungsprozess fortgesetzt wird. Nach dem Plattierungsprozess kann die Vorderseite der Komponenten 201a, d.h. die Vorderseite 110 des Laminats, elektrisch mit der Folie 313 verbunden werden, wodurch eine oberste Metallschicht 801 gebildet wird, und die Rückseite des Nacktchips 201a kann elektrisch mit der eingebetteten Struktur 103 verbunden werden, wodurch eine unterste Metallschicht 803 gebildet wird. Die oberste Metallschicht 801 und die unterste Metallschicht 803 können durch die Durchgangslöcher 707, die mit Bezug auf 7 beschrieben sind, verbunden sein.
  • 9 veranschaulicht schematisch einen beispielhaften Vorgang 900 der Strukturierung. Die Leiterstrukturierung 803 kann unter Verwendung eines DES-Prozesses produziert werden. Das Photoresist kann zuerst auf den beiden Seiten der Platte beschichtet werden. Das belichtete und entwickelte Photoresist kann daraufhin während des Ätzprozesses als eine Maske verwendet werden. In einem Beispiel kann zusätzlich zum Plattenplattierungsprozess ein Strukturierungsplattierungsprozess verwendet werden.
  • Die 10 bis 19 stellen, wie im Folgenden beschrieben, optionale Implementierungen und Erweiterungen des Prozesses, wie er oben mit Bezug auf die 1 bis 9 beschrieben wurde, bereit.
  • 10 veranschaulicht schematisch einen beispielhaften Vorgang 1000 des Oberfräsens (engl. routing). Die Kernschicht 401 kann obergefräst werden, so dass die dickere Komponente 1201 (siehe 12) innerhalb der Hohlraumöffnung 1001 der Kernschicht durch die Kernschicht 401 eingebettet werden kann. Der Oberfräsvorgang 1000 kann unter Verwendung eines mechanischen Oberfräsers (engl. router) oder einer Laserbohrmaschine durchgeführt werden. In einem Beispiel kann der Oberfräsvorgang 1000 vor dem Plattierungsprozess 800 der 8 durchgeführt werden, z.B. in dem Fall, dass Seitenwände des Hohlraums ebenfalls mit Kupfer plattiert werden müssen, z.B. für die EMI-Abschirmung (Electro-Magnetic Influence, elektromagnetische Einwirkung) des dickeren Nacktchip 1201, wie dies nachfolgend in Bezug auf 12 dargestellt ist.
  • Die 11 bis 19 veranschaulichen schematisch eine Querschnittsansicht eines Verfahrens zur Bereitstellung eines integrierten Schaltunggehäuses (engl. integrated circuit package), das einen ersten Nacktchip IC1 (der auch als dünner Nacktchip bezeichnet werden kann) und einen dritten Nacktchip IC3 (der auch als dicker Nacktchip bezeichnet werden kann) umfasst, wobei beide Nacktchips verschiedene Dicken aufweisen.
  • 11 veranschaulicht schematisch einen beispielhaften Vorgang 1100 des Laserbohrens. Das Ausgangsmaterial, auf welchem die dicken Nacktchips 1201 montiert werden können, kann ähnlich jenem sein, das mit den dünnen Nacktchips 201a, 201b verwendet werden kann, wie dies in Bezug auf die 1 und 2 beschrieben ist, d.h. eine dünne funktionelle Folie 1103, z.B. eine Cu-Folie auf einem dicken Träger 1101, z.B. einem Cu-Träger. Ausrichtungsmarkierungen und Schablonenlöcher 1105, die zum Lötpastendrucken, zum Komponentenzusammenbau und zur Lithographie verwendet werden, können in eine große Folie 1103 gebohrt werden, z.B. unter Verwendung eines Lasers, z.B. eines UV-Lasers.
  • 12 veranschaulicht schematisch einen beispielhaften Vorgang 1200 der Komponentenmontage auf den dicken Nacktchips 1201. Nur ein dicker Nacktchip 1201 ist in 12 dargestellt, aber in weiteren Beispielen können mehrere dicke Nacktchips montiert werden. Die dicken Nacktchips 1201 können auf der Folie 1103 unter Verwendung eines Prozesses, der ähnlich dem in Verbindung mit den dünnen Nacktchips 201a, 201b verwendeten Prozesses (siehe 2a bis 2d) ist, montiert werden. Die Herstellung kann unter Verwendung einer Hochgeschwindigkeits-Montagemaschine und einem nicht leitfähigen Klebstoff 1203 durchgeführt werden. Der Kleber 1203 kann auf die Oberfläche 1103 unter Verwendung eines Standard-Pastendrucks und Metallschablonen aufgedruckt werden. Die Nacktchips 1201 können auf der Oberseite des Klebstoffs 1203 unter Verwendung einer Hochgeschwindigkeitsmaschine zur genauen Aufnahme und Anordnung montiert werden. Der Klebstoff 1203 kann unter Verwendung eines Rückfluss- oder Chargen(engl. batch)-Ofens ausgehärtet werden.
  • 13 veranschaulicht schematisch einen beispielhaften (zweiten) Layup-Prozess 1300. Nachdem alle Nacktchips 201a, 1201 an die Folie(n) 1103 gebondet wurden, kann ein zweiter Layup-Prozess 1300 durchgeführt werden. Dieser kann auf die gleiche Weise durchgeführt werden, wie dies in Bezug auf 3 beschrieben wurde, z.B. unter Verwendung einer Basisplatte, die Ausrichtungsstifte an einer fixen Stelle umfasst. Alle Schichten können Löcher 1305 für die Ausrichtungsstifte enthalten. Die Löcher 1305 und die Stifte können verwendet werden, um die Schichten in Bezug aufeinander genau auszurichten. In einem Beispiel kann ein solches Layup z.B. wenigstens die folgenden Schichten enthalten:
    • a) Eine Bodenfolie 1103, z.B. eine Cu-Folie, mit oder ohne gebondete dicke Nacktchips 1201 (z.B. nach oben ausgerichtet auf der Folie 1103, wie dies in 13 veranschaulicht ist).
    • b) Eine erste Isolierschicht 1307, z.B. eine Prepreg-Schicht mit Hohlräumen 1309 für die Komponenten.
    • c) Eine Kernschicht 1000 mit eingebetteten dünnen Nacktchips 201a und obergefrästen Hohlräumen 1001 für die dicken Nacktchips 1201.
    • d) Eine zweite Isolierschicht 1311, z.B. eine Prepreg-Schicht.
    • e) Eine obere Folie 1315, z.B. eine Cu-Folie, mit oder ohne gebondete dicke Nacktchips.
  • Während des Layups 1300 können die dicken Nacktchips 1201 auf einem Hohlraum 1309 auf der ersten Isolier- oder Prepreg-Schicht 1307 und auf dem Kernlaminat 1000 platziert werden.
  • 14 veranschaulicht schematisch einen beispielhaften (zweiten) Laminierungsprozess 1400. Die Platte (engl. panel) kann laminiert werden, z.B. unter Verwendung einer PCB-Vakuumlaminierungspresse. Während der Laminierung kann das Prepreg-Harz alle Hohlräume auf der strukturierten Kernschicht 1000 und um die dicken Komponenten 1201 herum auffüllen, und sie kann die Schichten zusammen bonden, um eine laminierte Platte 1501 auszubilden.
  • 15 veranschaulicht schematisch einen optionalen Vorgang 1500 der Trägerentfernung. Die Träger 101, 1313 können entfernt werden, z.B. durch Abziehen (z.B. im Fall eines Cu-Trägers 101, 1313) oder durch Verwendung eines Ätzprozesses (z.B. im Fall eines Al-Trägers 101, 1313). Ein ähnlicher Prozess ist mit Bezug auf 5 für den Schritt der Herstellung der Kernschicht beschrieben.
  • 16 veranschaulicht schematisch einen beispielhaften (zweiten) Vorgang 1600 der Lithographie und des Ätzens. Die Mikrodurchkontaktierungen (oder Mikrovias) zu den dicken Nacktchips 1201 und der Kernschicht 1000 können in zwei Schritten produziert werden. Die Öffnungen 1601 zu den Folien 103, 1315 können unter Verwendung des ähnlichen Lithographieund Ätzprozesses 600 hergestellt werden, wie er in Bezug auf 6 beschrieben ist, welcher im Schritt zur Herstellung der Kernschicht verwendet werden kann.
  • 17 veranschaulicht schematisch einen beispielhaften (zweiten) Vorgang 1700 des Laserbohrens. Die Mikrodurchkontaktierungen können unter Verwendung eines CO2-Laserbohrprozesses gebohrt werden, z.B. unter Verwendung der übrigen Folie 103, 1315 als Maske. In einem Beispiel können zusätzlich zum beschriebenen Prozess die in Verbindung mit den 16 und 17 beschriebenen Schritte durchgeführt werden, z.B. wenn ein direkter Laserbohrprozess verwendet werden kann.
  • 18 veranschaulicht schematisch einen beispielhaften (zweiten) Plattierungsvorgang 1800. Die Chipvorderseite aller Komponenten 201a, 1201 kann mit der Leiterschicht 1315 auf der Aufbauschicht durch erstes Plattieren einer dünnen Wachstumsschicht, z.B. unter Verwendung eines stromlosen Plattierungs-, z.B. eines Kupferplattierungsprozesses, und durch Fortsetzen eines elektrochemischen Plattierungsprozesses oder durch einen direkten Metallisierungsprozess verbunden werden. Nach dem Plattierungsprozess 1800 kann die Vorderseite der Komponenten 201a, 1201 elektrisch mit der Folie 1315 verbunden sein.
  • 19 veranschaulicht schematisch einen beispielhaften (zweiten) Strukturierungsvorgang 1900. Die Leiterstrukturierung 1901, 1903 kann unter Verwendung eines DES-Prozesses produziert werden. Das Photoresist kann auf beiden Seiten 1110, 1112 der Platte beschichtet werden. Das belichtete und entwickelte Photoresist kann als Maske während des Ätzprozesses verwendet werden. In einem Beispiel kann zusätzlich zum Plattenplattierungsprozess ein Strukturierungsplattierungsprozess verwendet werden.
  • In weiteren Beispielen können zusätzliche Aufbauschichten auf beiden Seiten des Moduls vor dem Aufbringen der Lötstoppmaske, der Oberflächenbearbeitung, der Bildung von Lötpunkten und der Gehäusetrennung hergestellt werden.
  • 20 veranschaulicht schematisch eine Querschnittsansicht einer Vorrichtung, z.B. eines integrierten Schaltunggehäuses, das einen ersten Halbleiter-Chip IC1 und einen zweiten Halbleiter-Chip IC2 umfasst. Der erste Halbleiter-Chip IC1 kann eine erste Dicke aufweisen, und der zweite Halbleiter-Chip IC2 kann eine zweite Dicke aufweisen, die ungefähr der ersten Dicke entspricht.
  • Der erste Halbleiter-Chip IC1 kann eine erste Fläche 2001 umfassen, die in eine erste Richtung 2061 gewandt ist. Eine erste Kontaktierungsstelle 2011 des ersten Halbleiter-Chips IC1 kann über der ersten Fläche 2001 des ersten Halbleiter-Chips IC1 angeordnet sein. Der zweite Halbleiter-Chip IC2 kann eine erste Fläche 2041 umfassen, die in eine zweite Richtung 2062 gewandt ist, die zur ersten Richtung 2061 entgegengesetzt ist. Eine erste Kontaktierungsstelle 2051 des zweiten Halbleiter-Chips IC2 kann über der ersten Fläche 2041 des zweiten Halbleiter-Chips IC2 angeordnet sein. Eine zweite Kontaktierungsstelle 2052 des zweiten Halbleiter-Chips IC2 kann über der ersten Fläche 2041 des zweiten Halbleiter-Chips IC2 angeordnet sein. Eine dritte Kontaktierungsstelle 2053 des zweiten Halbleiter-Chips IC2 kann über einer zweiten Fläche 2042 des zweiten Halbleiter-Chips IC2 entgegengesetzt zu der ersten Fläche 2041 des zweiten Halbleiter-Chips IC2 angeordnet sein. Der erste Halbleiter-Chip IC1 kann lateral außerhalb eines Umrisses des zweiten Halbleiter-Chips IC2 angeordnet sein.
  • In einem Beispiel können einer oder beide des ersten Halbleiter-Chips IC1 und des zweiten Halbleiter-Chips IC2 einen Leistungshalbleiter umfassen. In einem Beispiel können einer oder beide des ersten Halbleiter-Chips IC1 und des zweiten Halbleiter-Chips IC2 einen logischen Halbleiter, z.B. einen schaltenden Logikhalbleiter, einen Netzwerkhalbleiter oder einen Kommunikationsterminalhalbleiter umfassen. Der erste Halbleiter-Chip IC1 kann eine zweite Kontaktierungsstelle 2012 umfassen, die über der ersten Fläche 2001 des ersten Halbleiter-Chips IC1 angeordnet ist, und eine dritte Kontaktierungsstelle 2013, die über einer zweiten Fläche 2002 des ersten Halbleiter-Chips IC1 entgegengesetzt zu der ersten Fläche 2001 des ersten Halbleiter-Chips IC1 angeordnet ist. In einem Beispiel können die erste und zweite Kontaktierungsstelle 2011, 2012 Source- und Gate-Kontaktierungsstellen sein, und die dritte Kontaktierungsstelle 2013 kann eine Drain-Kontaktierungsstelle sein.
  • In einem Beispiel können die erste Fläche 2001 des ersten Halbleiter-Chips IC1 und eine zweite Fläche 2042 des zweiten Halbleiter-Chips IC2 entgegengesetzt zu der ersten Fläche 2041 des zweiten Halbleiter-Chips IC2 auf verschiedenen Höhen angeordnet sein. In einem Beispiel können die erste Fläche 2001 des ersten Halbleiter-Chips IC1 und die erste Fläche 2041 des zweiten Halbleiter-Chips IC2 auf verschiedenen Höhen angeordnet sein. In einem Beispiel können die zweite Fläche 2002 des ersten Halbleiter-Chips IC1 und die erste Fläche 2041 des zweiten Halbleiter-Chips IC2 auf einer selben Höhe angeordnet sein.
  • Die Vorrichtung 2000 kann eine Materialschicht 2070 umfassen, in welcher der erste Halbleiter-Chip IC1 und der zweite Halbleiter-Chip IC2 wenigstens teilweise eingebettet sein können. Die Materialschicht 2070 kann wenigstens eines von einem Prepreg, einem Laminat, einem Epoxid, einem gefüllten Epoxid, einem mit Glasfaser gefüllten Epoxid, einem Imid, einem Duroplast oder einem Thermoplast-Polymer oder einer Polymermischung und einer beliebigen anderen Isolierschicht umfassen. Die Vorrichtung 2000 kann ferner eine strukturierte elektrisch leitfähige Schicht 2072 umfassen, die über der zweiten Fläche 2002 des ersten Halbleiter-Chips IC1 angeordnet und elektrisch mit der dritten Kontaktierungsstelle 2013 des ersten Halbleiter-Chips IC1 über eine plattierte Verbindung gekoppelt ist. Die strukturierte elektrisch leitfähige Schicht 2072 kann über der ersten Fläche 2041 des zweiten Halbleiter-Chips IC2 angeordnet und mit der ersten Kontaktierungsstelle 2051 des zweiten Halbleiter-Chips IC2 über eine Durchkontaktierungsverbindung elektrisch gekoppelt sein.
  • Die Vorrichtung 2000 kann eine zweite strukturierte, elektrisch leitfähige Schicht 2073 umfassen, die über der ersten Fläche 2001 des ersten Halbleiter-Chips IC1 angeordnet und mit dem ersten und/oder dem zweiten Kontaktierungsstellen 2011, 2012 des ersten Halbleiter-Chips IC1 über eine Durchkontaktierungsverbindung elektrisch gekoppelt ist. Die zweite strukturierte, elektrisch leitfähige Schicht 2073 kann über der zweiten Fläche 2042 des zweiten Halbleiter-Chips IC2 angeordnet und mit der dritten Kontaktierungsstelle 2053 des zweiten Halbleiter-Chips IC2 über eine plattierte Verbindung elektrisch gekoppelt sein. Die Vorrichtung 2000 kann eine Isolierschicht 2974 umfassen, die über einer obersten Fläche der Vorrichtung 2000 angeordnet ist. In einem Beispiel kann die Isolierschicht 2074 die Vorrichtung 2000 bis zur Oberseite vollständig isolieren. In einem Beispiel können Lötpunkte 2075 auf der strukturierten, elektrisch leitfähigen Schicht 2072 befestigt werden, um äußere Kontaktierungen der Vorrichtung 2000 bereitzustellen. In einem Beispiel können die Lötpunkte 2075 nur von der Unterseite der Vorrichtung 2000 kontaktiert werden, so dass die Vorrichtung 2000 nur von der Unterseite extern kontaktiert werden kann. In einem Beispiel können weitere Durchkontaktierungen 2076 angeordnet werden, um die strukturierte, elektrisch leitfähige Schicht 2072 mit der zweiten strukturierten, elektrisch leitfähigen Schicht 2073 zu koppeln.
  • Die Vorrichtung 2000 kann optional einen dritten Halbleiter-Chip IC3 umfassen, der lateral außerhalb eines Umrisses des ersten Halbleiter-Chips IC1 und lateral außerhalb eines Umrisses des zweiten Halbleiter-Chips IC2 angeordnet ist. Der dritte Halbleiter-Chip IC3 kann eine dritte Dicke aufweisen, die von der ersten Dicke des ersten Halbleiter-Chips IC1 und von der zweiten Dicke des zweiten Halbleiter-Chips IC2 verschieden ist.
  • Eine erste Kontaktierungsstelle 2031 des dritten Halbleiter-Chips IC3 kann über einer ersten Fläche 2021 des dritten Halbleiter-Chips IC3 angeordnet sein. Eine zweite Kontaktierungsstelle 2032 des dritten Halbleiter-Chips IC3 kann über der ersten Fläche 2021 des dritten Halbleiter-Chips IC3 angeordnet sein. Eine dritte Kontaktierungsstelle 2033 des dritten Halbleiter-Chips IC3 kann über einer zweiten Fläche 2022 des dritten Halbleiter-Chips IC3 entgegengesetzt zu der ersten Fläche 2021 des dritten Halbleiter-Chips IC3 angeordnet sein.
  • In einem Beispiel kann die erste Fläche 2021 des dritten Halbleiter-Chips IC3 auf einer ersten Höhe 2081 positioniert werden, und die erste Fläche 2041 des zweiten Halbleiter-Chips IC2 kann auf einer zweiten Höhe 2082 positioniert werden, die von der ersten Höhe 2081 verschieden ist.
  • In einem Beispiel kann die erste Fläche 2041 des zweiten Halbleiter-Chips IC2 auf einer zweiten Höhe 2082 positioniert sein, die zwischen der ersten Höhe 2081 der ersten Fläche 2021 des dritten Halbleiter-Chips IC3 und einer Höhe der zweiten Fläche 2922 des dritten Halbleiter-Chips IC3 angeordnet ist. In einem Beispiel kann die erste Fläche 2041 des zweiten Halbleiter-Chips IC2 auf einer zweiten Höhe 2082 positioniert sein, die zwischen einer Höhe der zweiten Fläche 2002 des ersten Halbleiter-Chips IC1 und einer Höhe der ersten Fläche 2001 des ersten Halbleiter-Chips IC1 angeordnet ist. In einem Beispiel kann die erste Fläche 2001 des ersten Halbleiter-Chips IC1 auf einer Höhe positioniert sein, die zwischen der ersten Höhe 2081 der ersten Fläche 2021 des dritten Halbleiter-Chips IC3 und einer Höhe der zweiten Fläche 2022 des dritten Halbleiter-Chips IC3 angeordnet ist.
  • In einem Beispiel kann die Vorrichtung 2000 den ersten Halbleiter-Chip IC1 und den zweiten Halbleiter-Chip IC2 umfassen, welche etwa dieselbe Dicke aufweisen. Die Vorrichtung 2000 kann unter Verwendung des Prozesses hergestellt werden, der mit Bezug auf die 1 bis 9 beschrieben ist. Die Vorrichtung 2000 kann optional den dritten Halbleiter-Chip IC3 mit einer verschiedenen Dicke umfassen, z.B. dicker als IC1 und IC2. Die Vorrichtung 2000, die den dritten Halbleiter-Chip IC3 umfasst, kann hergestellt werden, indem zusätzlich der mit Bezug auf die 10 bis 19 beschriebene Prozess verwendet wird.
  • In einem weiteren Beispiel kann die Vorrichtung 2000 den ersten Halbleiter-Chip IC1 und den dritten Halbleiter-Chip IC3 mit einer verschiedenen Dicke umfassen, z.B. dicker als der erste Halbleiter-Chip IC1. Die Vorrichtung 2000 kann hergestellt werden, indem der mit Bezug auf die 1 bis 19 beschriebene Prozess verwendet wird. Die Vorrichtung 2000 kann optional den zweiten Halbleiter-Chip IC2 umfassen.
  • 21 veranschaulicht ein schematisches Diagramm eines Verfahrens 2100, das ein Gehäuse bereitstellt, das einen ersten Halbleiter-Chip umfasst, z.B. den in 20 dargestellten Halbleiter-Chip IC1, und einen zweiten Halbleiter-Chip, z.B. den in 20 dargestellten Halbleiter-Chip IC3, wobei beide Halbleiter-Chips verschiedene Dicken aufweisen.
  • Das Verfahren 2100 kann einen Vorgang 2101 des Bereitstellens eines ersten Halbleiter-Chips mit einer ersten Dicke, der eine erste Fläche umfasst, bereitstellen, wobei eine erste Kontaktierungsstelle über der ersten Fläche angeordnet ist. Das Verfahren 2100 kann ferner einen Vorgang 2103 des Bereitstellens eines zweiten Halbleiter-Chips mit einer zweiten Dicke, die von der ersten Dicke verschieden ist, der eine erste Fläche aufweist, bereitstellen, wobei eine erste Kontaktierungsstelle über der ersten Fläche angeordnet ist. Das Verfahren 2100 kann ferner einen Vorgang 2105 des Anordnens des ersten Halbleiter-Chips und des zweiten Halbleiter-Chips umfassen, so dass die erste Fläche des ersten Halbleiter-Chips in eine erste Richtung gewandt ist und die erste Fläche des zweiten Halbleiter-Chips in eine zweite Richtung, die zur ersten Richtung entgegengesetzt ist, gewandt ist und so dass der erste Halbleiter-Chip lateral außerhalb eines Umrisses des zweiten Halbleiter-Chips angeordnet ist.
  • In einem Beispiel kann das Verfahren 2100 einen Vorgang des Anordnens des ersten Halbleiter-Chips und des zweiten Halbleiter-Chips umfassen, so dass die erste Fläche des ersten Halbleiter-Chips und eine zweite Fläche des zweiten Halbleiter-Chips gegenüber der ersten Fläche des zweiten Halbleiter-Chips auf verschiedenen Höhen angeordnet sind.
  • In einem Beispiel kann das Verfahren 2100 einen Vorgang des Einbettens des ersten Halbleiter-Chips in einer Materialschicht umfassen, z.B. einer Materialschicht 2070, wie sie oben mit Bezug auf 20 beschrieben ist. In einem Beispiel kann die Materialschicht wenigstens eines von einem Laminat, einem Epoxid, einem gefüllten Epoxid, einem mit Glasfaser gefüllten Epoxid, einem thermoplastischen oder duroplastischen Polymer oder einer Polymermischung umfassen. In einem Beispiel kann das Verfahren 2100 einen Vorgang des Bereitstellens einer Öffnung in der Materialschicht umfassen, wobei die Öffnung lateral außerhalb eines Umrisses des ersten Halbleiter-Chips angeordnet sein kann, und einen weiteren Vorgang des Anordnens des zweiten Halbleiter-Chips in der Öffnung der Materialschicht. In einem Beispiel kann das Verfahren 2100 einen Vorgang des Bereitstellens wenigstens einer elektrisch isolierenden Schicht, einen Vorgang des Bildens einer Öffnung in der wenigstens einen elektrisch isolierenden Schicht, einen Vorgang des Anordnens der wenigstens einen elektrisch isolierenden Schicht über der Materialschicht, so dass die Öffnung der wenigstens einen elektrisch isolierenden Schicht mit der Öffnung der Materialschicht ausgerichtet ist, und einen Vorgang des Anordnens des zweiten Halbleiter-Chips in der Öffnung der Materialschicht und in der Öffnung der wenigstens einen elektrisch isolierenden Schicht umfassen. In einem Beispiel kann das Verfahren 2100 umfassen, dass eine Dicke der wenigstens einen elektrisch isolierenden Schicht ähnlich einem Höhenunterschied zwischen einem Layup des ersten, in der Materialschicht eingebetteten Halbleiter-Chips und des zweiten Halbleiter-Chips sein kann. In einem Beispiel kann das Verfahren 2100 umfassen, dass eine Dicke der wenigstens einen elektrisch isolierenden Schicht einen Höhenunterschied zwischen einem Layup des ersten, in der Materialschicht eingebetteten Halbleiter-Chips und des zweiten Halbleiter-Chips ausgleichen kann.
  • In einem Beispiel kann das Verfahren 2100 einen oder mehrere Prozessschritte umfassen, wie sie mit Bezug auf die 1 bis 19 beschrieben sind.
  • 22 veranschaulicht ein schematisches Diagramm eines Verfahrens 2200, das ein Gehäuse bereitstellt, z.B. ein Kernschichtgehäuse, wie es mit Bezug auf die 1 bis 9 beschrieben ist, das einen Halbleiter-Chip, wie z.B. einen Halbleiter-Chip IC1, wie er in 20 oder in den 1 bis 9 mit einem plattierten Kontaktierungsstellen dargestellt ist umfasst. Das Verfahren 2200 kann eine Vorgang 2201 des Bereitstellens eines Halbleiter-Chips umfassen, der eine erste Fläche und eine zweite Fläche, die zu der ersten Fläche entgegengesetzt ist, umfasst, wobei eine erste Kontaktierungsstelle, z.B. ein Source- oder ein Gate-Kontaktierungsstelle, über der ersten Fläche angeordnet sein kann, und eine zweite Kontaktierungsstelle, z.B. ein Drain-Kontaktierungsstelle, über der zweiten Fläche angeordnet sein kann. Das Verfahren 2200 kann ferner einen Vorrang 2203 des Befestigens des Halbleiter-Chips an einer ersten elektrisch leitfähigen Schicht umfassen, so dass die zweite Fläche des Halbleiter-Chips der ersten elektrisch leitfähigen Schicht zugewandt sein kann. Das Verfahren 2200 kann ferner einen Vorgang 2205 des Laminierens des Halbleiter-Chips in einer Materialschicht umfassen. Das Verfahren 2200 kann ferner einen Vorgang 2207 des Entfernens der ersten elektrisch leitfähigen Schicht über wenigstens einem Teil der zweiten Kontaktierungsstelle des Halbleiter-Chips umfassen, so dass eine Öffnung über der zweiten Kontaktierungsstelle gebildet werden kann. Das Verfahren 2201 kann einen Vorgang 2209 des Plattierens einer zweiten elektrisch leitfähigen Schicht über der zweiten Kontaktierungsstelle und der ersten elektrisch leitfähigen Schicht umfassen, so dass die zweite elektrisch leitfähige Schicht die zweite Kontaktierungsstelle mit der ersten elektrisch leitfähigen Schicht elektrisch koppeln kann.
  • In einem Beispiel kann das Verfahren 2200 umfassen, dass die erste elektrisch leitfähige Schicht eine Kupferfolie umfasst und dass die zweite elektrisch leitfähige Schicht eine Metallschicht umfasst. In einem Beispiel kann das Verfahren 2200 umfassen, dass das Plattieren der zweiten elektrisch leitfähigen Schicht derart durchgeführt wird, dass die plattierte zweite elektrisch leitfähige Schicht eine Umrisslinie der Öffnung beibehalten kann. In einem Beispiel kann das Verfahren 2200 das Bilden einer Öffnung in einer elektrisch isolierenden Schicht, das Anordnen der elektrisch isolierenden Schicht zwischen der ersten elektrisch leitfähigen Schicht und einer dritten elektrisch leitfähigen Schicht, so dass die erste Fläche des Halbleiter-Chips der dritten elektrisch leitfähigen Schicht zugewandt sein kann und so dass die Öffnung in der elektrisch isolierenden Schicht auf eine Umrisslinie des Halbleiter-Chips ausgerichtet sein kann, und das Laminieren der elektrisch isolierenden Schicht mit der ersten elektrisch leitfähigen Schicht und der dritten elektrisch leitfähigen Schicht, so dass eine Schicht, die den Halbleiter-Chip einbettet, gebildet werden kann, umfassen.
  • In einem Beispiel kann das Plattieren der zweiten elektrisch leitfähigen Schicht über der zweiten Kontaktierungsstelle derart sein, dass sich die zweite Kontaktierungsstelle sehr nahe zur zweiten elektrisch leitfähigen Schicht befinden kann. Dies kann durch die Verwendung einer dünnen ersten, elektrisch leitfähigen Schicht erreicht werden. In einem Beispiel kann das Verfahren 2200 umfassen, dass eine Dicke der ersten elektrisch leitfähigen Schicht in einem Bereich zwischen etwa 1 µm (Mikrometer) und etwa 18 µm (Mikrometer) oder in einem Bereich zwischen etwa 18 µm (Mikrometer) und etwa 105 µm (Mikrometer) liegt. In einem Beispiel kann das Verfahren 2200 umfassen, dass eine Dicke der ersten elektrisch leitfähigen Schicht in einem Bereich zwischen etwa 3 µm (Mikrometer) und etwa 12 µm (Mikrometer) liegt. Die erste elektrisch leitfähige Schicht kann eine Kupferfolie 103 sein, wie sie z.B. mit Bezug auf die 1 bis 9 beschrieben ist. In einem Beispiel kann das Verfahren 2200 einen oder mehrere Prozessschritte umfassen, wie dies mit Bezug auf die 1 bis 9 beschrieben ist.
  • Durch die Verwendung des Prozesses, wie er mit Bezug auf die 1 bis 19 beschrieben ist, können Nacktchips, die eine verschiedene Nacktchip-Dicke aufweisen, im selben Gehäuse eingebettet sein. Der hierin offenbarte Prozess kann genau genug und für die Massenproduktion geeignet sein.
  • Durch Verwendung des oben mit Bezug auf die 1 bis 19 beschriebenen Prozesses muss die Oberfläche der Nacktchips nicht notwendigerweise innerhalb weniger Mikrometer auf einer selben Höhe von der Oberfläche des Leiterrahmens (engl. leadframe) liegen, und es gibt keine Beschränkung hinsichtlich der Dicke der Nacktchips in Bezug auf die Größen der Mikrodurchkontaktierungen. Die dicken Nacktchips müssen nicht notwendigerweise innerhalb eines genau hergestellten Hohlraums auf einem Leiterrahmen eingebettet sein. Stattdessen können dicke Nacktchips im Gehäuse ohne Einfluss auf die Herstellung des Leadframes eingebettet werden. Somit kann die Herstellung von Hohlräumen, die über eine genau definierte Tiefe und eine gute Oberflächenqualität für das Diffusionslöten verfügen, vermieden werden. Dies kann die Komplexität des Designs reduzieren und eine kostengünstige Massenproduktion sicherstellen. Indem der Prozess, wie er oben beschrieben ist, verwendet wird, können Ansätze wie „Halbätzen“ und „mechanische/elektrische Erosion“ vermieden werden.
  • Der hierin offenbarte Prozess ermöglicht die Einbettung zweier unterschiedlicher Nacktchip-Dicken innerhalb des Laminats. In einer ersten Phase, die oben mit Bezug auf die 1 bis 9 beschrieben ist, können dünne Nacktchips innerhalb der Kernschicht eingebettet und von der Oberseite und der Unterseite der Komponenten mit den Leitern, z.B. Cu-Leitern, elektrisch verbunden werden. In einer zweiten Phase, die oben mit Bezug auf die 10 bis 19 beschrieben ist, können dicke Nacktchips anschließend durch die Kernschicht unter Verwendung eines ähnlichen Prozesses, der zur Einbettung der dünnen Nacktchips verwendet wird, eingebettet und mit der Leiterschicht auf der Aufbauschicht verbunden werden.
  • Zusätzlich dazu können, während ein bestimmtes Merkmal oder ein Aspekt eines Beispiels der Offenbarung mit Bezug auf nur eine der vielen Implementierungen offenbart wurde, ein solches Merkmal oder ein solcher Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie dies für eine beliebige gegebene oder eine bestimmte Anwendung erwünscht und vorteilhaft sein kann. Soweit ferner die Begriffe „umfassen“, „aufweisen“, „mit“ oder andere Varianten davon entweder in der detaillierten Beschreibung oder den Ansprüchen verwendet werden, sollen solche Begriffe in einer ähnlichen Weise wie der Begriff „umfassen“ einschließend sein. Ferner ist zu verstehen, dass Beispiele der Offenbarung in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollständig integrierten Schaltungen oder Programmierungsmitteln implementiert werden können. Auch ist der Begriff „beispielhaft“ nur als ein Beispiel zu verstehen und nicht als das beste oder optimale. Es versteht sich auch, dass hierin gezeigte Merkmale und/oder Elemente mit bestimmten Dimensionen in Bezug zueinander zum Zweck der Einfachheit und dem leichten Verständnis veranschaulicht sind und dass die tatsächlichen Dimensionen von den hierin veranschaulichten abweichen können.
  • Obwohl hierin spezielle Beispiele veranschaulicht und beschrieben wurden, ist von Fachleuten auf dem Gebiet der Technik zu verstehen, dass eine Vielzahl von anderen und/oder gleichwertigen Implementierungen für die dargestellten und beschriebenen Beispiele ausgetauscht werden können, ohne dabei vom Konzept der vorliegenden Offenbarung abzuweichen. Diese Anmeldung soll jegliche Adaptionen oder Variationen der speziellen, hierin ausgeführten Beispiele abdecken.

Claims (24)

  1. Vorrichtung, umfassend: einen ersten Halbleiter-Chip, der eine erste Fläche umfasst, wobei eine erste Kontaktierungsstelle über der ersten Fläche des ersten Halbleiter-Chips angeordnet ist; und einen zweiten Halbleiter-Chip, der eine erste Fläche umfasst, wobei eine erste Kontaktierungsstelle über der ersten Fläche des zweiten Halbleiter-Chips angeordnet ist, wobei der erste Halbleiter-Chip und der zweite Halbleiter-Chip derart angeordnet sind, dass die erste Fläche des ersten Halbleiter-Chips in eine erste Richtung gewandt ist und die erste Fläche des zweiten Halbleiter-Chips in eine zweite Richtung gewandt ist, die zur ersten Richtung entgegengesetzt ist, wobei der erste Halbeiter-Chip lateral außerhalb eines Umrisses des zweiten Halbleiter-Chips angeordnet ist.
  2. Vorrichtung nach Anspruch 1, wobei die erste Fläche des ersten Halbleiter-Chips und eine zweite Fläche des zweiten Halbleiter-Chips, die zur ersten Fläche des zweiten Halbleiter-Chips entgegengesetzt ist, auf verschiedenen Höhen angeordnet sind.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei wenigstens einer des ersten Halbleiter-Chips und des zweiten Halbleiter-Chips einen Leistungshalbleiter umfasst.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Halbleiter-Chip eine zweite Kontaktierungsstelle umfasst, die über einer zweiten Fläche des ersten Halbleiter-Chips, entgegengesetzt zur ersten Fläche des ersten Halbleiter-Chips, angeordnet ist.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Materialschicht, wobei der erste Halbleiter-Chip und der zweite Halbleiter-Chip wenigstens teilweise in der Materialschicht eingebettet sind.
  6. Vorrichtung nach Anspruch 5, wobei die Materialschicht wenigstens eines von einem Laminat, einem Epoxid, einem gefüllten Epoxid, einem mit Glasfaser gefüllten Epoxid, einem Imid, einem Thermoplast und einem Duroplast-Polymer oder Polymermischungen umfasst.
  7. Vorrichtung nach einem der Ansprüche 4 bis 6, ferner umfassend: eine strukturierte elektrisch leitfähige Schicht, die über einer zweiten Fläche des ersten Halbleiter-Chips, entgegengesetzt zur ersten Fläche des ersten Halbleiter-Chips, angeordnet und mit der zweiten Kontaktierungsstelle des ersten Halbleiter-Chips über eines von einer plattierten Verbindung und einem Mikrodurchkontaktierungsarray oder durch eine oder mehrere Öffnungen über der dritten Kontaktierungsstelle elektrisch gekoppelt ist.
  8. Vorrichtung nach Anspruch 7, wobei die strukturierte elektrisch leitfähige Schicht über der ersten Fläche des zweiten Halbleiter-Chips angeordnet und mit der ersten Kontaktierungsstelle des zweiten Halbleiter-Chips über eine Durchkontaktierung elektrisch gekoppelt ist.
  9. Vorrichtung, umfassend: einen ersten Halbleiter-Chip, der eine erste Fläche umfasst, wobei eine erste Kontaktierungsstelle über der ersten Fläche des ersten Halbleiter-Chips angeordnet ist; und einen zweiten Halbleiter-Chip, der eine erste Fläche umfasst, wobei eine erste Kontaktierungsstelle über der ersten Fläche des zweiten Halbleiter-Chips angeordnet ist, wobei der erste Halbleiter-Chip lateral außerhalb eines Umrisses des zweiten Halbleiter-Chips angeordnet ist, und wobei eine Dicke des ersten Halbleiter-Chips von einer Dicke des zweiten Halbleiter-Chips verschieden ist.
  10. Vorrichtung nach Anspruch 9, wobei die erste Fläche des ersten Halbleiter-Chips und eine zweite Fläche des zweiten Halbleiter-Chips, die zur ersten Fläche des zweiten Halbleiter-Chips entgegengesetzt ist, auf verschiedenen Höhen angeordnet sind.
  11. Vorrichtung nach Anspruch 9 oder 10, wobei der erste Halbleiter-Chip eine zweite Kontaktierungsstelle umfasst, die über einer zweiten Fläche des ersten Halbleiter-Chips, entgegengesetzt zur ersten Fläche des ersten Halbleiter-Chips, angeordnet ist.
  12. Vorrichtung nach einem der Ansprüche 9 bis 11, ferner umfassend: eine Materialschicht, wobei der erste Halbleiter-Chip und der zweite Halbleiter-Chip wenigstens teilweise in der Materialschicht eingebettet sind.
  13. Vorrichtung nach Anspruch 12, ferner umfassend: eine strukturierte elektrisch leitfähige Schicht, die über einer zweiten Fläche des ersten Halbleiter-Chips, entgegengesetzt zur ersten Fläche des ersten Halbleiter-Chips, angeordnet und mit der zweiten Kontaktierungsstelle des ersten Halbleiter-Chips über eines von einer plattierten Verbindung oder einem Mikrodurchkontaktierungsarray oder durch eine oder mehrere Öffnungen über der zweiten Kontaktierungsstelle elektrisch gekoppelt ist, wobei die strukturierte elektrisch leitfähige Schicht über der ersten Fläche des zweiten Halbleiter-Chips angeordnet und mit der ersten Kontaktierungsstelle des zweiten Halbleiter-Chips über eine Durchkontaktierung elektrisch gekoppelt ist.
  14. Verfahren, umfassend: Bereitstellen eines ersten Halbleiter-Chips mit einer ersten Dicke, der eine erste Fläche umfasst, wobei eine erste Kontaktierungsstelle über der ersten Fläche des ersten Halbleiter-Chips angeordnet ist; Bereitstellen eines zweiten Halbleiter-Chips mit einer zweite Dicke, die von der ersten Dicke verschieden ist, der eine erste Fläche umfasst, wobei eine erste Kontaktierungsstelle über der ersten Fläche des zweiten Halbleiter-Chips angeordnet ist; und Anordnen des ersten Halbleiter-Chips und des zweiten Halbleiter-Chips, so dass die erste Fläche des ersten Halbleiter-Chips in eine erste Richtung gewandt ist und die erste Fläche des zweiten Halbleiter-Chips in eine zweite Richtung gewandt ist, die zur ersten Richtung entgegengesetzt ist, und der erste Halbleiter-Chip lateral außerhalb eines Umrisses des zweiten Halbleiter-Chips angeordnet ist.
  15. Verfahren nach Anspruch 14, ferner umfassend: Anordnen des ersten Halbleiter-Chips und des zweiten Halbleiter-Chips, so dass die erste Fläche des ersten Halbleiter-Chips und eine zweite Fläche des zweiten Halbleiter-Chips, entgegengesetzt zur ersten Fläche des zweiten Halbleiter-Chips, auf verschiedenen Höhen angeordnet sind.
  16. Verfahren nach Anspruch 14 oder 15, ferner umfassend: Einbetten des ersten Halbleiter-Chips in einer Materialschicht, wobei die Materialschicht wenigstens eines von einem Laminat, einem Epoxid, einem gefüllten Epoxid, einem mit Glasfaser gefüllten Epoxid, einem Imid, einem Thermoplast und einem Duroplast-Polymer oder Polymermischungen umfasst.
  17. Verfahren nach Anspruch 16, ferner umfassend: Bereitstellen einer Öffnung in der Materialschicht, wobei die Öffnung lateral außerhalb eines Umrisses des ersten Halbleiter-Chips angeordnet ist; und Anordnen des zweiten Halbleiter-Chips in der Öffnung der Materialschicht.
  18. Verfahren nach Anspruch 17, ferner umfassend: Bereitstellen einer elektrisch isolierenden Schicht; Anordnen der elektrisch isolierenden Schicht über der Materialschicht, so dass die Öffnung der elektrisch isolierenden Schicht mit der Öffnung der Materialschicht ausgerichtet ist; und Anordnen des zweiten Halbleiter-Chips in der Öffnung der Materialschicht und in der Öffnung der elektrisch isolierenden Schicht.
  19. Verfahren nach Anspruch 18, ferner umfassend: Bilden einer Öffnung in der elektrisch isolierenden Schicht.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei eine Dicke der elektrisch isolierenden Schicht einen Höhenunterschied zwischen einem Layup des in der Materialschicht eingebetteten ersten Halbleiter-Chips und dem zweiten Halbleiter-Chip ausgleicht.
  21. Verfahren, umfassend: Bereitstellen eines ersten Halbleiter-Chips, der eine erste Fläche und eine zweite Fläche, die zur ersten Fläche entgegengesetzt ist, umfasst, wobei eine erste Kontaktierungsstelle über der ersten Fläche angeordnet ist und eine zweite Kontaktierungsstelle über der zweiten Fläche angeordnet ist; Befestigen des ersten Halbleiter-Chips an einer ersten elektrisch leitfähigen Schicht, so dass die zweite Fläche des ersten Halbleiter-Chips zur ersten elektrisch leitfähigen Schicht gewandt ist; Laminieren des ersten Halbleiter-Chips in einer Materialschicht; Entfernen der ersten elektrisch leitfähigen Schicht über wenigstens einem Teil der zweiten Kontaktierungsstelle des ersten Halbleiter-Chips, so dass eine Öffnung über der zweiten Kontaktierungsstelle ausgebildet wird; und Plattieren einer zweiten elektrisch leitfähigen Schicht über der zweiten Kontaktierungsstelle und der ersten elektrisch leitfähigen Schicht, so dass die zweite elektrisch leitfähige Schicht die zweite Kontaktierungsstelle mit der ersten elektrisch leitfähigen Schicht elektrisch koppelt.
  22. Verfahren nach Anspruch 21, wobei die erste elektrisch leitfähige Schicht eine Kupferfolie umfasst, und wobei die zweite elektrisch leitfähige Schicht eine Metallschicht umfasst.
  23. Verfahren nach Anspruch 21 oder 22, wobei das Plattieren der zweiten elektrisch leitfähigen Schicht derart durchgeführt wird, dass die plattierte zweite elektrisch leitfähige Schicht eine Umrisslinie der Öffnung beibehält.
  24. Verfahren nach einem der Ansprüche 21 bis 23, wobei eine Dicke der ersten elektrisch leitfähigen Schicht in einem Bereich zwischen 1 µm und 18 µm oder in einem Bereich zwischen 18 µm und 105 µm liegt.
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