CN1284082C - 电子电路装置 - Google Patents

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Abstract

在高密度安装电路板(2)上配置微型计算机(3)和随机存取存储器(7)，用存储专用总线(12)把两者结合，以便实现高速数据传输，并且搭载作为可变逻辑电路的以FPGA为代表的可编程器件(8)，另外，在所述微型计算机中搭载能电改写其工作程序的非易失性存储器(16)。所述高密度安装电路板在底面上具有安装用外部端子，能与芯片基系统化的多芯片模块同样安装到母板上。通过在所述可编程器件中设定所需逻辑功能，能模拟以硬件为主体，用电子电路装置实现的功能，另外，通过在非易失性存储器中写入工作程序，能模拟以软件为主体实现的功能。据此，有助于系统开发早期阶段中调试的容易化和原型系统的实现以及从开发到试制进而到产品化的周期的缩短。

Description

电子电路装置
技术领域
本发明涉及多芯片模块(MCM：Multi Chip Module)化的电子电路装置，涉及有效地应用于在例如芯片基系统(SOC：System Ona Chip)化或MCM化的系统开发早期阶段中的调试或原型系统的实现中能利用的电子电路装置中的技术。
背景技术
半导体集成电路(LSI)由于高集成度和高功能化，设计复杂化，LSI的用户从计划该应用系统的开发到用于该系统的LSI的完成，常常需要例如1年那样长的时间。如果开发期长，就有可能无法及时对应市场的状况。为了缩短开发期，能在设计的早期阶段发现问题是很重要的。
MCM技术可以考虑为消除LSI的复杂化，在比较短的时间中取得所需的电子装置的技术。MCM是通过例如把微处理器或存储器等LSI安装到组合电路板等高密度安装电路板上的所谓的模块化，构成与SOC化的LSI同等功能的电子电路装置。
当要在比较短的期间中取得用于构成所需系统的结构时或为了预先避免应该进行设计的LSI中存在的问题，FPGA(FieldProgrammable Gate Array：现场可编程门阵列)的利用是有效的。即通过FPGA，在早期阶段中能实现所需逻辑功能，能发现关于该逻辑功能的问题，能快速进行当知道存在问题时的该问题的解决办法。例如，通过向FPGA的多个存储单元提供连接定义数据，实现压缩或通信协议等所需的逻辑功能，使它工作，根据该工作结果，对于所需逻辑功能的调试成为可能。据此，通过FPGA自身，就能取得所需的逻辑功能。另外，当最终要构成LSI时，通过FPGA的利用，在LSI设计的早期阶段中，能发现并除去逻辑功能的错误，能在短期内进行LSI的设计。
CPU的动作程序如果使用闪存等可电改写的非易失性存储器，就能在该非易失性存储器上进行该内容的改写。据此，对于系统的微调整或小规模修正，能及时对应。这样的微型计算机也称作FPMC(Field Programmable Micro Computer：现场可编程微型计算机)。
本发明者研究了有机地结合MCM、FPGA、FPMC等的技术，在达到SOC化的系统开发的早期阶段中，有助于调试或原型系统的实现，但是，还未提供这样的技术的思想。
本发明者在这样的技术的研究过程中，发现了以下问题。
第一，如果单独使用MCM和FPGA，则搭载两者的电路板尺寸增大，布线长度变长，无法取得所需特性，有时无法取得与SOC结构同等的功能。
第二，当在MCM上实现高速数据传输时，与MCM的安装板相比，布线的特性阻抗不匹配引起的反射影响大，预想对于LSI的输出电路，有时希望微调输出阻抗。
第三，如果假定在组合电路板那样的高密度安装电路板上，面朝下安装表面安装型的半导体集成电路时，希望实现与安装电路板的布线的连接不良的检查和对安装的半导体集成电路的测试的容易化。
第四，在数据处理的高速化中，有必要使微型计算机和存储器之间的数据传输高速化。须指出的是，根据形成本发明后的调查，知道特开平8-167703号公报的存在。可是，以半导体元件构造不同的观点来看，例如，相关公报记载的发明把DRAM(动态RAM)分为存储单元构成部分和逻辑电路部分，把它们作为不同的半导体芯片而构成，在搭载电路板上电连接这些半导体芯片，与从后面的说明中详细内容变得更清楚的本发明完全不同。
发明内容
本发明的目的在于：提供在达到SOC化等的系统开发的早期阶段中易于调试，且有助于原型系统实现的电子电路装置。
本发明的另一目的在于：提供能使逻辑功能可变，并且能使数据处理所必要的数据传输速度高速化的电子电路装置。
本发明的又一目的在于：提供当实现高速数据传输时，能容易抑制布线的阻抗特性不匹配所引起的反射的电子电路装置。
本发明的再一目的在于：提供当在组合电路板那样的高密度安装电路板上面朝下安装了表面安装型的半导体集成电路时的与安装布线的连接不良的检查和对安装的半导体集成电路的测试容易化的电子电路装置。
为此，本发明提供了一种电子电路装置，其特征在于：作为半导体器件，具有设置了CPU的微型计算机和随机存取存储器；所述微型计算机和随机存取存储器分别形成在不同的半导体芯片上，且安装在与所述半导体芯片不同的公共电路板的一个面上；所述公共电路板在另一面上具有用于连接其他电路板的安装用外部端子；所述安装用外部端子能通过接口端子连接在所述微型计算机上；所述微型计算机可通过存储器专用总线与所述随机存取存储器连接；所述微型计算机具有存储缓冲器；以及所述存储器专用总线形成在所述公共电路板上，与所述安装用外部端子不连接。
从本说明书的以下描述和附图可以明白本发明的所述和其他目的以及新的特征。
下面，说明本发明的电子电路装置的代表性的概要。在组合电路板那样的高密度安装电路板上配置微型计算机(MCU)和DRAM等随机存取存储器(RAM)，把它们用存储总线连接，以便实现高速数据传输。在高密度安装电路板上搭载以作为可变逻辑电路的FPGA为代表的可编程器件，能模拟微型计算机所需的外围功能，所述微型计算机按照需要内置能电改写工作程序的非易失性存储器。所述高密度安装电路板例如是能安装在母板上的子板，在底面具有安装用外部端子，能与基于芯片基系统的MCM同样安装到母板上。
根据该电子电路装置，有机地结合MCM、FPGA、FPMC等技术，在工作速度和噪声方面不产生障碍，在达到SOC化等的系统开发的早期阶段中，能使调试容易化，另外能有助于原型系统的实现。有助于缩短从开发到原型制作和到产品化的期间。或者，如果要把电子电路装置作为代替SOC的LSI的最终产品，则在小数量多品种时，具有压倒性的降低成本的优势，在性能、电路板尺寸等方面也能与SOC匹敌。
下面，将分多种观点详细描述本发明的电子电路装置。
<可编程的逻辑功能>
电子电路装置中，作为半导体器件具有：带CPU的微型计算机；随机存取存储器；按照提供给多个存储单元的连线定义信息和逻辑定义信息那样的逻辑结构定义数据，可编程地实现逻辑功能的可编程器件。所述微型计算机、随机存取存储器和可编程器件分别形成在不同的半导体芯片上，并且安装在与所述半导体芯片不同的公共电路板的一方的面上，所述公共电路板在另一方的面上具有对其他电路板的安装用外部端子。所述安装用外部端子能连接在所述可编程器件上。通过按照逻辑结构定义数据，在可编程器件中设定所需逻辑功能，就能实现应该用电子电路装置实现的功能、特别是以硬件为主体应该实现的功能，能有助于系统开发的早期阶段中的调试的容易化、原型系统的实现。
<可编程工作程序>
所述微型计算机可以具有能电改写并保持CPU的工作程序的第一非易失性存储器。据此，能以软件主体模拟应该实现的功能，在这一点上，能有助于调试的容易化和原型系统的实现。
<可编程器件的CPU外围电路化>
所述公共电路板可以具有连接所述微型计算机以及可编程器件的公共总线。据此，CPU或微型计算机通过公共总线，能容易地把可编程总线作为外围电路起作用。
<控制数据等的可编程化>
公共电路板还可以具有连接在所述公共总线上，安装在所述公共电路板上的可电改写的第二非易失性存储器。在所述第二非易失性存储器中把CPU或微型计算机参照的控制数据表设定为可编程的，就能进行系统调试。
<系统访问的高速化>
所述微型计算机例如具有存储缓冲器，以便适合于MCM结构。所述存储缓冲器和所述随机存取存储器通过形成在公共电路板上的存储专用总线连接。虽然未特别限制，但是所述存储专用总线与所述公共电路板的所述安装用外部端子不连接。据此，避免了存储专用总线具有限制高速存储器访问的多余负载。通过采用存储缓冲器和存储专用总线，能容易地与利用的随机存取存储器匹配，最优化总线的并行位数、总线的信号振幅、总线驱动方式等，并且使精确满足高速化的要求变得容易。
所述存储缓冲器具有连接在所述存储专用总线上的输出缓冲器。所述输出缓冲器具有：输出MOS晶体管和连接在输出MOS晶体管上的输出阻抗控制用MOS晶体管。输出阻抗控制用MOS晶体管在栅电极接收从具有电压发生电路的控制电路输出的控制电压，能进行阻抗控制。所述输出阻抗控制用MOS晶体管例如实际上由并联的多个MOS晶体管构成，按照为导通状态的晶体管的数量，其导通电阻不同。与半导体集成电路中的输出缓冲器的输出阻抗的变动、公共电路板中的包含布线的存储专用总线的特性阻抗的变动无关，能使这些相互的阻抗匹配，结果，能抑制信号反射那样的需要的信号成分的产生，使高速存储器访问成为可能。
<高密度安装电路板>
所述公共电路板具有玻璃衬底、在所述玻璃衬底的一方的主面上形成的多层布线层，在所述多层布线层的表面配置与多层布线层的给定布线导通的半导体器件的安装用连接端子，在所述玻璃衬底的另一方主面上配置了贯穿所述玻璃衬底的主面与所述多层布线层导通的所述安装用外部端子，作为组合电路板那样的高密度安装电路板而实现。准备把搭载在该高密度安装电路板上的计算机、随机存取存储器以及可编程器件等各半导体器件作为把可表面安装的微突点那样的外部端子在底面上配置为阵列状的裸芯片或作为通过CSP(芯片尺寸封装)技术密封为封装的芯片，并且面朝下安装在高密度安装电路板的安装用连接端子上。
希望所述高密度安装电路板与构成半导体芯片的硅的翘曲和尺寸变动相同程度小，并且低成本。作为能满足这些要求的适合的衬底，能列举出玻璃衬底。对于玻璃衬底，使用导体膜的形成和绝缘膜的形成那样的成膜技术以及光刻技术，形成了微细的多层布线和通孔。通过与这样的半导体芯片的形成类似的成膜、加工技术，能在安装电路板上以高密度安装半导体器件等电子元件。所述高密度安装电路板如上所述，构成用于在形成了多层布线的一方的面上分别安装作为不同的半导体芯片而构成的多个半导体器件的公共组合电路板。在所述组合电路板的另一方的面上设置了用于该把组合电路板安装到其他电路板上的外部端子。另外，在高密度安装电路板上，除了玻璃以外，也能使用低热膨胀的陶瓷或具有耐热性的有机树脂。
<基于JTAG的检验功能>
这里，着眼于半导体器件自身具有基于JTAG(Joint TestAction Group：联合测试行动组织，IEEE标准149.1)的边界扫描或内置测试功能时的情形。所述多个半导体器件的全部或一部分响应测试控制端子的输入，使连接在给定外部端子上的多个扫描锁存器在测试数据输入端子和测试数据输出端子间以串联形态，象移位寄存器那样工作，使测试用的外部输入输出成为可能，据此，实现边界扫描和内置测试功能。为了能利用半导体器件的这些功能，所述组合电路板具有并联在各半导体器件的测试控制端子上的公共测试控制端子、公共测试数据输入端子、公共测试数据输出端子、选择控制电路。所述选择控制电路是根据模式信号，能选择以下两种模式的电路，即连接半导体器件的测试数据输出端子和其他半导体器件的测试数据输入端子，把多个半导体器件从所述公共测试数据输入端子串联到公共测试数据输出端子上的串联状态；对各半导体器件，把其测试数据输出端子和测试数据输入端子个别连接到所述公共测试数据输入端子和所述公共测试数据输出端子上的个别连接状态。
当在组合电路板上面朝下安装了半导体器件时，在光学观测中很难确认半导体器件和组合电路板的端子连接状态。为了检验安装状态，适合使用JTAG技术。即从测试仪向组合电路板供给模式信号那样的控制信号，根据该信号，使所述选择控制电路选择所述串联状态，从测试仪通过组合电路板向各半导体器件的外部端子提供测试数据，把它从各半导体器件的外部端子锁到分别对应的扫描锁存器中，使它们象移位寄存器一样工作，从所述公共测试数据输出端子返回到测试仪，通过判定与测试数据的一致/不一致，能确认半导体器件和组合电路板的电连接状态。
当进行电子电路装置的调试时，也适合应用JTAG技术。即通过仿真器那样的所需外部控制装置，使电子电路装置工作，使所述选择控制电路选择所述串联状态，使着眼的半导体器件的扫描锁存器锁住应该采样的信息，用多个扫描锁存器作为移位寄存器工作，把锁住的信息从所述公共测试数据输出端子提供给外部控制装置，能解析供给的信息。
在具有基于所述JTAG的检验功能的电子电路装置中，也能采用基于所述组合电路板的高密度安装电路板构造。作为所述多个半导体器件，搭载具有CPU的微型计算机和随机存取存储器，把所述微型计算机连接到所述安装用外部端子上。这时，在所述微型计算机中如果内置能电改写并保持CPU的工作程序的第一非易失性存储器，从软件的角度就能容易模拟应该用电子电路装置的功能。另外，在所述微型计算机中设置存储缓冲器，通过用存储专用总线连接所述存储缓冲器和所述随机存取存储器，与所述同样，能实现存储器访问的高速化。这时，如果所述存储缓冲器的输出电路与所述同样，采用输出阻抗可变的结构，则容易取得与存储专用总线的阻抗匹配。作为半导体器件之一，如果采用所述可编程器件，则容易从硬件的角度模拟用电子电路装置应该实现的功能。
<外带的可编程器件>
本发明的另一方面的电子电路装置把所述可编程器件作为外带器件设置在安装电子电路装置的母板上。从外带引起的布线长度增大、系统的大型化来看是不好的，但是能减小子板的成本。另外，对于应该用FPGA实现逻辑规模的大小，能无浪费地恰当对应。
具体而言，具有安装了微型计算机和随机存取存储器的子板、安装了按照提供给多个存储单元的逻辑结构定义数据可编程地实现了逻辑功能的可编程器件以及所述子板的母板，所述微型计算机和随机存取存储器分别形成在不同的半导体芯片中，安装在子板的一方的面上，所述子板在另一方的面上具有对母板的安装用外部端子，所述安装用外部端子在子板上连接到所述微型计算机上。
在该方面中，使所述微型计算机中内置能电改写并保持工作程序的第一非易失性存储器，另外，使微型计算机中内置存储缓冲器，用存储专用总线连接所述随机存取存储器。而且，在所述存储缓冲器中可以采用输出阻抗可变的输出电路。
附图说明
图1是本发明电子电路装置的实施例1的MCM框图。
图2是概略例示图1的MCM剖面构造的纵剖视图。
图3是例示MCM剖面构造中的多层布线层详细构造的纵剖视图。
图4是表示FPGA的详细一例的框图。
图5是表示MCU的存储缓冲器的详细一例的电路图。
图6是例示本发明电子电路装置的实施例2的MCM框图。
图7是例示本发明电子电路装置的实施例3的MCM框图。
图8是例示本发明电子电路装置的实施例4的MCM框图。
图9是例示本发明电子电路装置的实施例5的框图。
图10是例示本发明电子电路装置的实施例6的MCM框图。
图11是概略例示半导体器件具有的JTAG结构的框图。
图12是以呼应半导体器件的边界扫描功能而设置的JTAG部件和半导体器件的连接关系为中心而例示的MCM的框图。
图13是例示本发明电子电路装置的实施例7的MCM框图。
图14是例示把图1的MCM应用于汽车导航系统的调试装置中的结构的框图。
图15是使用了MCM的汽车导航系统的概略外观图。
图16是例示具有片上闪存的MCU的框图。
图17是例示内置FPGA的MCU的框图。
图18是例示内置FPGA和闪存的MCU的框图。
图19是表示从特定的电子电路装置的开发计划到取得原型系统的概略开发步骤的流程图。
具体实施方式
图1例示了本发明电子电路装置的实施例1的MCM。虽然未特别限制，但是MCM1是意指应用于显示、成像和压缩等图象控制系统的例子。
图1所示的MCM1在高密度安装电路板2的一方主面上，作为多个半导体器件，具有例如微型计算机(MCU)3、时钟发生部件(CGU)4、电源控制部件(PCU)5、开关部件(SWU)6、随机存取存储器(RAM)7、可编程器件(FPGA)8、串行通信部件(SCU)9、数字模拟转换器(DAC)10、闪存(FLSH)11。所述动态存储器7用存储专用总线12连接在微型计算机3上。微型计算机3、FPGA8和闪存11共用作为公共总线的系统总线13。
CGU4输入系统时钟信号SCK和显示系统时钟信号DCK，进行频率的分频或倍增等，把代表性例示的显示定时时钟信号20提供给FPGA8，把基准时钟信号21提供给MCU3和FPGA8。
所述MCU3具有代表性表示的CPU15、片上闪存(IFLSH)16和存储缓冲器(MBUF)17。所述片上闪存16是可以电改写的非易失性存储器，存储CPU15的工作程序。CPU15按照给定控制步骤，从内部闪存16、RMA17或外部的闪存11取得指令，对其译码，执行指令。存储缓冲器17满足RAM7固有的接口规格，连接在所述存储专用总线12上。
响应来自PCU5的系统复位信号22的上升，MCU3开始复位动作，响应信号22的下降，与来自CGU4的基准时钟信号21开始同步动作。并未特别限制MCU3，但是通过外围接口端子24和编程端子25，能与高密度安装电路板2的外部接口，从安装电路板2的外部，通过内置在MCU1中的省略图示的控制部件，能改写片上闪存16。即MCU3响应来自编程端子25的编程模式的指示，通过外围接口端子24，从外部能通过所述省略图示的控制部件访问片上闪存16，在该状态下，从MCM1的外部进行改写。
PCU5进行电源控制的同时，进行管理复位动作。PCU5从外部电源端子26输入外部电源，例如把它降压和升压，生成在安装电路板2上使用的内部电源电压V0、V1、V2。例如，向MCU3等提供1.8V、3.3V的内部电源电压，向SCU9和DAC10供给12V的内部电源电压。PCU5作为复位管理功能，监视FPGA8的编程结束信号27和外部电源电压，当外部电源电压稳定时，把编程结束信号27的上升作为条件，使复位信号22上升，经过一定时间后，使该复位信号22下降，使MCU3和FPGA8的实际动作开始。
SWU6是在调试时选择安装电路板2上的主信号并向监视端子28输出的电路。在图1中，系统总线13连接在SWU6上，通过不使系统总线的负载增大到不希望的值的缓冲器6A连接该连接布线。在监视动作前，MCU3通过系统总线13，在SWU6的控制寄存器(未图示)中设置选择控制信息，决定监视SWU6的那条信号线。
RAM7是DRAM或同步DRAM等动态存储器、或SRAM等静态存储器。存储缓冲器17具有适合于RAM7的接口规格，能满足用于交换信号振幅的大小、地址、数据和访问控制指令等的协议。如果是SDRAM，则访问控制指令包括时钟有效信号、存储器有效信号、行地址选通信号、列地址选通信号、写入有效信号、输出有效信号。
虽然未特别限制FPGA8，但是具有在其内部配置为矩阵状的多条信号总线、选择信号总线的连接路线的多个可变开关单元和多个可变逻辑单元。可变逻辑单元的功能、可变逻辑单元和信号总线的连接状态由锁定在数据锁存电路中的逻辑结构定义数据(也称作逻辑功能定义数据)决定，基于所述可变开关单元的信号总线的连接状态由锁定在数据锁存电路中的逻辑结构定义数据决定。数据锁存电路由静态锁存器或非易失性存储单元构成，通过在所有的数据锁存电路中初始设定逻辑结构定义数据，决定FPGA8的硬件上的逻辑结构，根据该逻辑结构，进行动作。如果变更逻辑结构定义数据，就能使FPGA8的逻辑功能改变。FPGA8从编程端口30读入逻辑结构定义数据，如果读入结束，就向PCU5发出编程结束信号27，据此，PCU5发出系统复位信号22。
在图1的实施例中，以在FPGA8中搭载关于显示的逻辑功能为目的，与安装电路板2的外部采用了基于PCI(PeripheralComponent Interconnect：外围部件接口)总线端子31的连接，另外，通过SCU9连接在串行端子32上，另外，通过DAC10连接在模拟端子33上。串行端子32例如能在与省略图示的外部开关以及键盘等外部设备的通信中使用，模拟端子33能在向省略图示的CRT、LCD等显示器的显示以及显示定时信号的输出中使用。
所述SCU9用于进行与省略图示的开关、键盘等输入输出设备的通信，通过FPGA8控制MCU3。
所述DAC10把从FPGA8与显示时钟同步提供给显示器的显示数据变换为模拟信号。通常，输出红、绿、蓝(RGB)的亮度信号和重叠在绿上的水平垂直同步信号。
虽然未图示，但是在所述安装电路板2上能按照必要配置电容器和电阻等无源元件。
虽然未特别限制，但是图1的结构为系统开发调试时的结构。图1的结构在调试结束后的批量生产时，把闪存11变更为ROM，把FPGA8置换为基于给定功能的栅阵列或ASIC(Application SpecificIntegrated Circuit：专用集成电路)等的定制LSI。可以去掉SWU6。须指出的是，图1的结构如果必要，在调试结束后，可以原封不动作为产品使用，也可以在其后，如上所述，进行向定制LSI的置换。当在调试结束后，把图1的结构原封不动作为产品使用时，设置了用于FPGA8的逻辑结构定义数据的只读存储器(ROM)乃至闪存等非易失性存储器。相关的ROM乃至非易失性存储器设定在母板46(参照图2)搭载MCM1的部分上，在系统的电源接通时，提供给FPGA8。FPGA8的逻辑结构定义数据如果需要，可以非易失地写入MCM1的闪存11中，而且，在系统起动时，提供给FPGA8。
下面，说明在使用所述MCM1的系统进行开发调试时，对应该存储在所述内部闪存16中的程序和应该用FPGA8实现的逻辑功能进行调试时的动作。
首先，FPGA8如上所述，在电源接通后，从FPGA编程端口30读入逻辑结构定义数据，如果该逻辑结构确定，通过PCU5的复位管理功能，用复位信号22在MCM1上进行了系统复位。如果复位信号22下降，进行了复位的解除则MCU3从编程端子25按照编程模式的指示，把从外围接口端子24加载的调试对象的目标程序写入片上闪存16中。另外，MCU3在解除复位后，通过使CPU15执行片上闪存16的改写控制程序，能按照必要改写片上闪存16的工作程序。所述改写控制程序预先访问闪存11，可以使用中断等，使CPU15执行它。
在基于CPU15的目标程序的执行时，为了在外部能采样总线信号或其他内部信息，在CPU15执行目标程序前，执行调试控制程序，在SWU6的控制寄存器中初始设定采样信息的指定数据。据此，当CPU15执行目标程序时，指定的采样信息从SWU6向监视端子28输出，用逻辑分析仪接收该输出，能观测该波形。
在图2中，概略例示了图1的MCM1的剖面构造。高密度安装电路板2具有玻璃衬底40和在所述玻璃衬底的一方主面形成的多层布线层41，具有所谓组合电路板或复合电路板的结构。多层布线层41的结构为：彼此通过绝缘层42分开的布线12、13配置在X、Y方向上。为了能表面安装MCU3等半导体器件，在其电路形成面一侧具有作为用于电路的外部端子的多个突点电极43。可以与具有突点电极的通常的裸芯片同样，制造该半导体器件，也可以通过在称作晶片工艺封装的半导体晶片水平形成电路元件、布线、钝化膜、突点电极，然后，通过切片等半导体晶片分割技术，取得各半导体器件的方法来制造。
在所述多层布线层41的表面设置有作为与多层布线层的所需布线层电连接的安装用连接端子的突点电极44。半导体器件通过面朝下键合技术搭载在高密度安装电路板2上。即键合了半导体器件的突点电极43和高密度安装电路板2的突点电极44。在所述玻璃衬底40的另一方主面上，设置有贯穿所述玻璃衬底40电连接在所述多层布线层41的给定布线上的作为安装用外部端子的突点电极45。高密度安装电路板2按照必要，如图3所示，搭载在具有各种布线47的母板46上。即高密度安装电路板2的突点电极45机械并电连接在母板46的焊区图形48上。
高密度安装电路板2的突点电极44具有与半导体器件的突点电极43对应的微小尺寸和间隔。而突点电极45具有比较大的尺寸和相互间隔。因此，在本说明书中，从与该微小对应的观点出发，或从与突点电极45在称呼上的明确化的观点出发，也把高密度安装电路板2的与半导体器件对应的突点电极44称作微突点。
在图3中，例示MCM1的剖面构造中的多层布线层41的详细构造。多层布线层41具有例如4层布线50～53，它们由绝缘层54A～54D分离，用于构成电路的上下布线彼此间的连接通过形成在绝缘层54A～54D上的通孔55进行。
所述玻璃衬底40例如由TFT液晶用衬底等中使用的无碱玻璃或半导体传感器的透明部分中利用的硼硅玻璃等构成，厚度例如为0.5mm左右。所述布线50～53由铝(Al)合金、铜(Cu)、钨(W)等金属布线材料构成。绝缘层54A～54D例如由氧化硅或聚酰亚胺膜等构成。最下层的布线50的线宽和间隔例如是10μm～30μm左右，而最上层的布线53线宽和间隔分别1μm～10μm左右。所述微突点43、44例如由直径5μm～100μm左右的金(Au)突点或锡(Sn)突点构成。而所述突点电极45由比微突点43、44熔点低的焊锡等构成，例如具有数百μm左右的直径。
通过使用光刻技术，能以高尺寸精度制造所述布线50～53、通孔55、微突点44等。用溅射法在玻璃衬底40上隔着粘接层堆积，然后，使用光致抗蚀剂膜进行构图，形成布线50。也能通过溅射和构图形成上部布线51～53。可以通过基于化学气相沉积法(ChemicalVapor Deposition Method)的氧化硅膜的形成、基于涂敷法的聚酰亚胺膜的形成等成膜技术，形成绝缘膜54A～54D。例如能用蒸镀法形成微突点44。在玻璃衬底40上形成通孔，在内部设置势垒金属，从上方用焊锡球供给法或丝网印刷法供给焊锡，通过使该焊锡回流，能形成突点电极45。
从以上的说明可知，用于实施例的MCM的高密度安装电路板2在其一方的主面上具有与半导体器件的外部连接端子(突点电极乃至微突点43)对应的比较微细尺寸的连接端子(突点电极乃至微突点44)、与它相连的多层布线，在另一方的主面上具有比较大尺寸的外部连接电极(突点电极45)。
图4中表示了FPGA8的详细一例。在图8中，FPGA8是在单晶硅那样的一个半导体衬底上配置了矩阵配置的多个可变逻辑部件60、可变连接部件61、可变外部输入输出电路62A～62D、在行方向延伸的多条信号布线63、在列方向延伸的多条信号布线64、程序控制电路65等而形成的。
所述可变逻辑部件60、可变连接部件61、可变外部输入输出电路62A～62D分别具有可变开关单元、可变逻辑单元、数据锁存电路。基于可变逻辑单元的逻辑功能、因可变开关单元形成的可变逻辑单元和信号总线的连接形态，由数据锁存电路中锁定的逻辑结构定义数据决定。对各数据锁存电路的逻辑结构定义数据的供给由程序控制电路65控制。
在图5中表示了MCU3的存储缓冲器17的详细一例。存储缓冲器17连接在MCU3的内部总线70上包含的地址ADR、数据DAT、控制CNT等3种信号线上，用存储器接口判定RAM7的地址，如果它为真，就通过存储器IO部72向RAM7输出地址、数据、控制等信号。
而系统总线缓冲器73也同样连接在来自所述内部总线70的地址ADR、数据DAT、控制CNT等三种信号线上，用系统接口74判定系统总线70上的地址，如果它为真，就通过系统总线IO部75向安装电路板2的外部输出地址、数据、控制等信号。
这里，图5的安装电路板2上的小黑圈表示安装电路板2上的微突点44，白圈表示搭载的半导体器件的微突点43。
与安装电路板2的外部连接的焊锡突点45希望考虑到暴露在摩擦静电引起的异常高电压那样的电恶劣环境中的可能性。即有必要进行对于静电的解决方法。因此，例如在系统总线缓冲器73中例示的IO部75中设置由2个二极管76A、电阻76B、MOS晶体管76C构成的ESD(ElectoroStaticDischarge：静电放电)电路76。
而象存储总线12那样，在安装电路板2上的布线闭合，来自外部的影响少的总线时，在存储器IO部72的输入缓冲器中没有电阻和MOS晶体管，能形成用小型二极管77A构成小的ESD电路77。
关于存储总线12，因为能使ESD电路77小型，所以输入电容减小，因此，具有耗电减小的效果。另外，具有减小芯片面积的效果。还取得信号传输变为高速的效果。
如上所述，ESD电路77减小，输入电容小，如果只通过安装电路板2上的布线，布线电阻、布线电容减小，则相反，能看到信号反射的影响大。因此，如存储器IO部72例示的那样，采用能进行阻抗控制的输出缓冲器78。向RAM7输出的信号使用从存储器接口71输出的信号outp、outn，控制了逻辑值“1”、“0”、“高阻抗”。即向源极连接在电源电压Vdd上的MOS晶体管78P的栅极提供信号outp，向源极连接在接地电压Vss上的MOS晶体管78N的栅极供给信号outn。
如果所述MOS晶体管78P、78N的阻抗与安装电路板2的阻抗匹配，则作为发信一侧终端，能减少反射。实际上，由于LSI的制造工艺的偏移、使用的安装电路板2的种类，很难完全使阻抗匹配。因此，插入了与通常的输出缓冲器的MOS晶体管78P、78N串联的阻抗控制用MOS晶体管79P、79N。通过向该MOS晶体管79P、79N提供阻抗控制用电力发生部80输出的电压信号，该插入的阻抗控制用MOS晶体管79P、79N的电阻值变为可变，通过使该电压信号为最佳值，能减少反射。可以从省略图示的安装电路板上的电路供给该控制电压信号。另外，也可以采用在MCU3内部，测定反射的电压，把测定结果反馈给所述控制电压信号的电路。另外，也可以从安装电路板2的外部供给所述控制电压。
须指出的是，所述各阻抗控制用MOS晶体管79P、79N例如由并联的多个MOS晶体管构成，按照为导通状态的晶体管的数量，使阻抗控制用MOS晶体管的导通电阻不同。这时，阻抗控制电压生成部80生成对并联的多个MOS晶体管的栅控制信号，根据必要的导通电阻，控制所述多位的栅控制信号的高电平和低电平。
所述存储器IO部72的结构也能应用于RAM7的输入缓冲器和输出缓冲器，通过应用于双方，信号传输的高速化效果进一步增大。另外，通过减小ESD部，在相同面积的芯片上能增加输入缓冲器和输出缓冲器的数量，所以能容易增加数据的并行输入输出位数，谋求高速化，与采样存储专用总线12相辅，能进一步实现高速数据传输性能或高速数据访问性能。
根据所述MCM1，能取得以下的作用效果。
[1]如果在系统开发中利用所述MCM1，就能按照逻辑结构定义数据，在FPGA8中设定所需的逻辑功能，能模拟应该用MCM1实现的功能、特别是以硬件应该实现的功能，据此，能有助于系统开发的早期阶段中调试的容易化和原型系统的实现。
[2]MCU3为了存储工作程序，内置闪存16，能模拟以软件为主体应该实现的功能，在这方面，也能有助于调试的容易化和原型系统的实现。
[3]所述MCU3和FPGA8共用系统总线13，所以CPU15或微型计算机3能容易地通过系统总线13，使FPGA8作为其外围电路起作用。
[4]通过在系统总线13上连接设置与MCU3的片上闪存不同的闪存11，把CPU15或MCU3参照的控制数据表和调试控制程序设定为可编程，就能进行系统调试。
[5]通过采用在所述MCU3中设置存储缓冲器17，用存储专用总线12连接所述存储缓冲器17和所述RAM7，使所述存储专用总线12与系统总线13或安装电路板2的外部连接端子不连接的结构，能容易地与利用的RAM7的接口规格匹配，最优化总线的并行位数、总线的信号振幅、总线驱动方式等，能容易满足基于CPU15的存储器访问的高速化的要求。
[6]在所述存储缓冲器17的输出缓冲器78中采用串联在输出MOS晶体管上的输出阻抗控制用MOS晶体管79P、79N，能控制输出阻抗控制用MOS晶体管79P、79N的导通阻抗，所以通过控制输出阻抗控制用MOS晶体管79P、79N的导通阻抗，与作为传输线的存储专用总线12的阻抗匹配变得容易。
[7]通过采用与硅同等程度翘曲和尺寸变动小，并且比硅廉价的玻璃作为衬底材料，能使用光刻技术在衬底上形成微细的布线和通孔，能以高密度安装半导体器件等电子元件。
[8]据此，能以与实际使用的工作频率几乎相同的速度进行对开发途中或开发初期的系统的调试。在开发后的批量生产中，不大幅度变更所述高密度安装电路板上的半导体器件，就能对应，另外，如果要把基于MCM1的所述电子电路装置作为代替SOC的LSI的最终产品，则在小数量多品种时，具有压倒性的降低成本的优势，在性能、电路板尺寸等方面也能与SOC匹敌。
图6中例示了本发明电子电路装置的实施例2的MCM1A。图6所示的MCM1A与图1的MCM1相比，不同之处在于：采用了不搭载片上闪存16的MCU3A。一般，当期待闪存能高速工作时和保存信息使机密性高的信息不泄漏到LSI芯片外部时，在MCU的内部搭载闪存。当没有所述必要性时，如果使用不搭载闪存的MCU3A，就足够了。
另外，省略了SWU6和PCU5，直接从外部供给工作电源V0、V1、V2。编程结束信号27输出到安装电路板2A的外部，从安装电路板2A的外部供给系统复位信号22。关于其他方面，与图1同样，省略了详细的说明。
图7中例示了本发明电子电路装置的实施例3的MCM1B。图7所示的MCM1B与图1的MCM1相比，不同之处在于：在安装电路板2B的外部配置了闪存11。闪存11和MCM1B搭载在母板46上。一般，闪存与存储总线相比，访问速度非常慢，所以根据用途，没必要勉强在安装电路板2B上搭载。另外，当预想到闪存11的存储容量按照用途大幅度变动时，从系统的灵活性出发，最好在安装电路板2的外部配置。
另外，省略了SWU6和PCU5，直接从外部供给工作电源V0、V1、V2。编程结束信号27输出到安装电路板2B的外部，从安装电路板2B的外部供给系统复位信号22。关于其他方面，与图1同样，省略了详细的说明。
图8中例示了本发明电子电路装置的实施例4的MCM1C。图8所示的MCM1C与图7的MCM1B相比，不同之处在于：SCU9和DAC10也配置在安装电路板2C的外部。重要的是，在安装电路板2C上只搭载MCU3A、RAM7、CGU4、FPGA8，构成MCM1C。闪存11、SCU9、DAC10以及MCM1B搭载在母板46上。当考虑使用了安装电路板的逻辑可变平台时，只在安装电路板2C上搭载公共性高的半导体器件在考虑了对各种系统的应用时是上策。因此，FPGA8并不限定于图8所述的在安装电路板2C的外部连接SCU、DAC的利用形态。
图9中例示了本发明电子电路装置的实施例5。图9的电子电路装置中使用的MCM1D与图8的MCM1C相比，不同之处在于：FPGA8也配置在安装电路板2C的外部，因此，CGU4D根据系统时钟信号，生成内部时钟信号21int和外部时钟信号21ext，向MCU3供给内部时钟信号2lint，向FPGA8供给外部时钟信号21ext。向MCU3和FPGA8分别供给复位信号22A、22B。所述闪存11、FPGA8、SCU9、DAC10以及MCM1B搭载在母板46上。图8表示使用了FPGA的逻辑可变MCM的最小结构，图9表示了使用MCU内置闪存16的逻辑可变的最小结构。
这样，在安装电路板2D上不搭载FPGA8的结构在搭载在FPGA上的逻辑电路的分量未定或预想到大幅度变动时具有效果。即当搭载在FPGA8上的逻辑电路的基础部分大时，有必要在安装电路板上搭载大的FPGA8，成本增大。通过从安装电路板2D分离FPGA8，能抑制MCM的成本。
图10中例示了本发明电子电路装置的实施例6的MCM1E。图10所示的MCM1E与图8的MCM1C相比，不同之处在于：搭载JTAG控制部件(JTAGU)18，搭载在安装电路板2E上的MCU3E、CGU4E和FPGA8E分别具有基于JTAG的边界扫描或内置测试功能。
一般，当面朝下把半导体器件安装到安装电路板上时，当检查半导体器件的各外部端子是否正确连接在安装电路板的微突点上时，无法直接使测试仪接触半导体器件的外部端子。因此，考虑了通过X射线检查连接状态，或用实际动作测试的动作确认进行检查，或基于搭载在半导体器件上的JTAG的连接检查。在MCU那样的半导体器件中，有些具有使用JTAG的端口，输入或输出器件内部的状态的调试功能。图10是利用这样的边界扫描和内置测试功能。
这里，首先，说明MCU3E、CGU4E分别具有的JTAG的结构。虽然未特别限制，但是作为多个扫描锁存器，在信号系统的各外部端子91上附加有边界扫描单元90。92是缓冲器。边界扫描单元90具有主从结构。各边界扫描单元90使主级依次串联，构成作为移位寄存器起作用的边界扫描寄存器。边界扫描寄存器的输入连接在测试数据输入端子tdi上，边界扫描寄存器的输出端子连接在测试数据输出tdo上。边界扫描单元90的主级进行移位动作，并且进行来自外部端子或内部电路的数据的取入。从级向外部端子或内部电路发送数据。由边界扫描控制电路93控制主级和从级的动作。当未设定边界扫描工作模式时，外部端子和内部电路直接相连，边界扫描单元90不起作用。
端子tdi、tdo是边界扫描中使用的寄存器与外部的接口端子，端子tck是测试动作的同步时钟端子，tms是用于进行与tck同步的状态转移的控制信号。
所述边界扫描控制电路93是接收来自tms的输入信号，与tck同步，根据tms为“0”或“1”，使控制状态转移的状态机。据此形成的状态在内部被解码，根据解码结果，控制扫描锁存器90的动作等。用于决定测试模式种类的指令从端子tdi加载到边界扫描控制电路93中。边界扫描控制电路93通过对指令解码，使测试动作根据状态机的所述状态转移。
图12例示了以呼应所述半导体器件的边界扫描功能而设置的JTAGU18和半导体器件的连接关系为中心的MCM1E框图。所述JTAGU18具有并联在所述MCU3E、CGU4E、FPGA8E的测试控制端子(tms，tck)上的公共测试控制端子TMS、TCK、公共测试数据输入端子TDI、公共测试数据输出端子TDO、JTAG  控制器(JTAGC)95、选择器96～98。数据端子TDI连接在MCU3E的边界扫描寄存器的数据输入端子tdi、选择器97和98的一方的数据输入端子上。MCU3E的边界扫描寄存器的数据输出端子连接在选择器97的另一方的数据输入端子、选择器96的第一数据输入端子上。CGU4e的边界扫描寄存器的数据输出端子tdo连接在选择器98的另一方的数据输入端子、选择器96的第二数据输入端子上。FPGA8E的边界扫描寄存器的数据输出端子tdo连接在选择器96的第三数据输入端子上。选择器96的输出端子连接在数据输出端子TDO上。JTAGC95的输出端子连接在数据输出端子TDO上。JTAGC95根据从模式端子TMODE串行供给的模式数据，决定选择器96～98的选择状态。根据模式数据，为如下状态：半导体器件3E、4E、8E的边界扫描寄存器从所述公共测试数据输入端子TDI串联在公共测试数据输出端子TDO上的串联状态；半导体器件3E的边界扫描寄存器从所述公共测试数据输入端子TDI连接到公共测试数据输出端子TDO上的第一个别连接状态；半导体器件4E的边界扫描寄存器从所述公共测试数据输入端子TDI连接到公共测试数据输出端子TDO上的第二个别连接状态；半导体器件8E的边界扫描寄存器从所述公共测试数据输入端子TDI连接到公共测试数据输出端子TDO上的第三个别连接状态。
当面朝下把半导体器件3E、4E、8E安装到安装电路板2E上时，很难用眼睛确认半导体器件3E、4E、8E和安装电路板2E的端子连接状态。为了检验安装状态，把安装电路板2E安装到测试仪上，用模式信号TMODE使JTAGC95选择所述串联状态，从测试仪通过安装电路板2E向各半导体器件3E、4E、8E的外部端子供给测试数据，把它从各半导体器件3E、4E、8E的外部端子分别锁定到对应的扫描锁存器中，使它们进行移位寄存器动作，从所述公共测试数据输出端子TDO返回测试仪，通过判定与测试数据的一致/不一致，能确认半导体器件3E、4E、8E和安装电路板2E的电连接状态。
当进行调试时，通过所述测试仪使MCM1E工作，当调试对象为MCU3E时，使所述JTAGC95选择所述第一个别连接状态，把应该采样的信息锁定到MCU3E的扫描锁存器中，通过多个扫描锁存器的移位寄存器动作，使锁定的信息从所述公共测试数据输出端子TDO提供给测试仪，变为能解析供给的信息。当调试对象为MCU4E时，使所述JTAGC95选择所述第二个别连接状态，当调试对象为MCU8E时，使所述JTAGC95选择所述第三个别连接状态，同样进行调试动作就可以了。
这样，通过在安装电路板2E上搭载JTAGU18，能进行安装电路板2E上的各半导体器件间的基于边界扫描的连接检查。另外，半导体器件通过切换基于TMODE的选择状态，能使用利用JTAG端口实现的调试功能。
图13中表示了本发明电子电路装置的实施例7的MCM1F。图13所示的MCM1F与图1的MCM1相比，不同点在于不设置存储专用总线12，在系统总线13上公共连接RAM7，其他方面相同。MCU3F当然不必具有存储缓冲器17。虽然限制了基于MCU3F的对RAM的高速访问，但是在即使不进行那么高速的动作也可以的用途上，在数据处理上没有障碍，相反还能降低MCM1F的成本。
虽然省略了图示，但是在对MCM不采用存储专用总线12的MCM中，也可以如图6所示，采用没有片上闪存16的MCU，也可以如图7所示，在安装电路板之外配置闪存11，也可以如图8所示，在安装电路板外配置闪存11、SCU9和DAC10，也可以如图9所示，把FPGA8也配置在安装电路板外，另外可以如图10所示，采用在安装电路板上搭载了JTAGU18的结构。
图14中例示了把图1的MCM1应用于汽车导航系统的调试装置中的结构。MCM1具有图1中说明的结构。MCM1安装在母板46上。
sck表示生成系统时钟SCK的晶振，dck表示生成显示时钟DCK的晶振，分别向MCM1供给时钟。从电源电路100通过连接器C1向MCM1供给电源。来自操作开关101的信号通过连接器C9连接到MCM1的串行通信端口9。
表示汽车速度的车速信号通过连接器C8连接到外围I/O半导体器件102上。MCM1上的MCU3通过FPGA8的PCI总线端子31，能访问外围I/O半导体器件102，能读出所述车速信号的状态。
GPS天线103接收GPS(Global Positioning System：全球定位系统)的电波，把来自多个卫星的信息转换为数字信号，所以通过连接器C7连接到外围I/O半导体器件102上。该MCM1上的MCU3能通过FPGA8的PCI总线端口31访问外围I/O半导体器件102，读出该信息。
DVD-ROM驱动器104存储地图数据，通过连接器C6连接到外围I/O半导体器件102上。MCM1上的MCU3能通过FPGA8的PCI总线端口31访问外围I/O半导体器件102，读出该地图数据。
显示器105通过连接器C3连接到MCM1的RGB模拟信号端口33上。显示器105根据红、绿、蓝的颜色信息和重叠在绿上的水平、垂直同步信号，在画面上显示图象。
PC调试器106是向MCM1上的FPGA8写入逻辑功能定义数据，向闪存11、16写入程序，并且进行用于调试的支援控制的电路，通过连接器C4与FPGA编程端口30连接，通过连接器C5与MCU的内置外围I/O端子24连接。在PC调试器106中具有搭载在FPGA8上的逻辑电路的定义数据，根据对PC调试器106的操作员指示，通过连接器C4向FPGA8写入逻辑电路定义数据。另外，PC调试器106具有搭载于其上的程序信息，根据对PC调试器106的操作员指示，通过连接器C5，输出对闪存11、16的写入要求。MCU3如果从MCU内置外围I/F端口24接收所述写入要求，通过系统总线13把随着该要求而提供的写入数据写入闪存11中。或者把程序写入片上闪存16中。
逻辑分析仪107通过连接器C2连接到MCM1的内部信号探测端口28上。MCM1的选择的内部信号输出到内部信号探测端口28中，逻辑分析仪107根据操作员的指示，把取入的信号在该逻辑分析仪107的显示器上显示。
如上所述，通过在MCM1上搭载可电改写的闪存11、16和逻辑功能可变的FPGA8，系统变得小型，因此，工作频率升高，在与实际产品相同的状态下，能进行导航系统的调试、检验。
图15中例示了使用MCM1的汽车导航系统的外观。
在主体110中容纳了在母板46上构成的具有与图14同等的功能的导航系统电路板和DVD-ROM驱动器104，与操作开关和显示器105成为一体的面板部111由电缆112与该主体110相连，GPS天线103由电缆113与所述主体110相连，电源电路100从汽车的电池由电缆114连接在所述主体110上，来自发动机控制部的车速信号由电缆115连接在所述主体110上。
在实际产品中，不使用图14所示的连接器C2、连接器C4、连接器C5。当应用于产品中时，在闪存11、16中预先存储程序信息。另外，FPGA8使用非易失性的FPGA，或置换为CBIC(Cell BaseIC：单元库IC)半导体器件，或从闪存11写入FPGA8的逻辑功能定义数据，或者MCU3从DVD-ROM驱动器104读出要写入FPGA8的逻辑功能定义数据，写入FPGA8中。为了从闪存11把逻辑功能定义数据写入FPGA8中，通过从系统总线13设定FPGA8的工作模式，就成为可能。另外，当从DVD-ROM驱动器104向FPGA8写入逻辑功能定义数据时，通过FPGA8访问DVD-ROM驱动器104，所以直接进行写入，暂时从DVD-ROM驱动器104把逻辑功能定义数据写入到闪存11中后，向FPGA8进行写入。
这样，通过在DVD-ROM驱动器104中存储写入闪存11的程序信息或FPGA8的逻辑功能定义数据、或该双方，在成为产品后，也能进行包含硬件的规格变更和功能的追加。
图16中表示了所述MCU3的一个例子。MCU3由内部总线120、CPU15、片上闪存(IFLSH)16、闪存17、系统总线73、闪存控制部件(FLSCNT)121和MCU内置外围电路122构成。
所述CPU15向内部总线120输出存储器的地址，根据读入的存储器上的程序指令工作。所述存储缓冲器17当输出到该内部总线120上的地址是存储总线上的地址时，对存储总线上的存储器进行读出、写入。所述闪存控制部件(FLSCNT)121当输出到该内部总线120上的地址是片上闪存16的地址时，对闪存16进行读出、写入，另外，当来自外部的闪存控制信号指示对闪存16进行写入、读出时，通过内部总线120对闪存16进行读出、写入。所述MCU内置外围电路122根据来自外部的MCU外围接口24的指示，向内部总线读出地址和数据，提供写入指示。
通常，如果CPU15被供给了电源并被复位，则从闪存16或存储总线上的存储器或系统总线上决定的地址开始读出程序的动作。
当对片上闪存16存储程序时，通过来自编程端子15的闪存控制，当被供给MCU3电源，进行了复位时，CPU15不工作，能对片上闪存16进行写入和读出。
通过复位，CPU15开始了动作后，当对片上闪存16进行写入时，通过从CPU15或MCU3内置外围部件122输出闪存16的地址，就能进行写入。
不需要连接到专用存储总线12的MCU可以省略存储缓冲器17。当不安装闪存16时，就不需要FLSHCNT121。
在图17中例示了内置FPGA的MCU3G。图17的MCU3G与图16相比，不同点在于：代替所述IFLSH16和FLSHCNT121，搭载FPGA130和FPGACNT131。CPU15向内部存储器120输出存储器的地址，根据读出的存储器上的程序指令工作。FPGA控制部件(FPGACNT)131当输出到所述内部总线120的地址是FPGA130的地址时，对FPGA130进行读出和写入，另外，当从外部通过编程端子25的FPGA控制对FPGA130指示写入和读出时，就对内部总线120进行读出和写入。
当对FPGA130存储逻辑功能定义数据时，根据来自控制端子25的设定，当被供给了电源并被复位时，CPU15不工作，能对FPGA130进行写入。当写入结束了的时刻，解除复位，包含FPGA130的系统全体开始动作。
在CPU15开始了动作后，当对FPGA130进行写入时，通过从CPU15或MCU内置外围部件122输出FPGA130的地址，就能进行写入。对FPGA130的写入结束后，响应来自CPU15的指示，从FPGACNT131向FPGA130提供有效信号(图中没有)，FPGA130就能开始动作。
根据图17的结构，在FPGA130中把所需逻辑功能设定为可编程，并能使其工作，与在安装电路板上搭载了FPGA8时相比，能大幅度提高动作的速度。另外，能任意改写搭载在FPGA130中的逻辑功能定义数据，所以如图17所示，使FPGA130在芯片中时隐秘性高，在安全方面是希望的。
图18中例示内置FPGA和闪存的MCU3H。在MCU3H中也能使FPGA130和闪存16双方成为片上结构。特别是如果使双方成为片上结构，就能在片上闪存16中存储片上FPGA130的逻辑功能定义信息，在电源接通时，通过自动从片上闪存16把该逻辑功能定义信息写入片上FPGA130中，能取得无法在外部看到片上FPGA130初始化的效果。使用片上闪存16和片上FPGA130进行调试，在批量生产时，用掩码ROM代替片上闪存16，用由逻辑门电路构成的微控制器MCU代替片上FPGA130，完全不需要安装电路板自身的变更。如图1所示，当FPGA不是片上结构时，在批量生产时，当把FPGA8代替为ASIC时，如果与外部端子的电和物理结构具有兼容性，即使很小，也必须进行安装电路板的修正。
图19表示从特定电子电路装置的开发计划到取得样机(原型系统)的概略流程图。首先，计划所需的系统，决定其规格(S1)。基于此，至少在取得基于结构图的功能框图的阶段之前，计划内容变得明确(S2)。对于功能块，用RTL等逻辑描述语言决定其外围功能的硬件，另外用C语言等高级语言生成用于实现其功能的CPU的工作程序(S3)。在电子电路装置的开发中，例如在使用了图1中说明的MCM1的原型系统中进行调试(S6)。在MCM1的FPGA中根据逻辑描述数据，设定逻辑功能(S4)。在MCU的片上闪存中写入根据程序描述而生成的程序(S5)。通过FPGA，临时实现作为调试或开发对象的外围功能，通过片上闪存，暂时确定应该用软件实现的功能。这样，使用了编程的MCM1的原型系统实际工作，进行系统调试和软件调试。调试结果反馈给片上闪存或FPGA，一边重复调试，一边修改软件和硬件中的错误。原型系统完成后，对小批量产品系统，可以使用MCM1构成。提供产品系统不久，如果原封不动地利用MCM1，万一以后出现问题，也能及时处理产品系统。按照产品系统的批量生产数量的延伸，或等待系统的稳定度，可以用ASIC等专用半导体器件代替FPGA，用掩码ROM代替片上闪存。
须指出的是，除了模拟电路，如果可能，也可以安装传感器、致动器或电源电路等。
以上根据实施例具体说明了由本发明者形成的发明，但是本发明并不局限于此，在不脱离其宗旨的范围中，能进行各种变更。例如，FPGA的电路结构并不局限于图4。非易失性存储器并不局限于闪存，可以是强电介质。另外，搭载在安装电路板上的半导体器件的种类和电路结构并不局限于所述实施例，能适当变更。
图1、图2的实施例中，高密度安装电路板2能搭载多面安装结构的半导体器件。但是，高密度安装电路板2如果必要，可以变更为能搭载表面安装结构的半导体器件和通过连接引线进行电耦合的所谓引线键合结构的半导体器件的任意一种。即这时，在高密度安装电路板的主面，设置用于表面安装结构的半导体器件的所述突点电极、用于接合固定构成引线键合结构的半导体器件的半导体芯片的焊盘电极。据此，不仅表面安装结构的半导体器件，也能利用所需的引线键合结构的半导体器件。
当把系统的大部分作为一个半导体器件，构成一个LSI(以下，也称作单片LSI)时，有可能需要在包含设计、调试等的检验的广义上的设计中所不能允许的开发期间，但是由于布线长度、布线电容等能够最少的LSI技术特征，具有能实现更高速的电子电路装置的可能性。而MCM结构的电子电路装置如上所述，具有能在短期内进行设计的应该关注的特征，与在印刷电路板上安装各种半导体器件时的全体结构比较大型的情形相比，还具有能相当压缩电子电路装置的特征。MCM结构的电子电路装置按照这样的可压缩的特征，还具有能实现高速动作的特征。可是，MCM结构的电子电路装置与使用单片LSI时相比，包含尺寸会稍微大型化的可能性。
如所述图1、图5、图6的实施例那样，使用构成具有存储缓冲器7的微型计算机3的半导体芯片的结构作为能与由单片LSI能实现的工作速度特性对应的特性电子电路装置，充分引人关注。
存储缓冲器7在高速信号的传输上，代替所述各实施例的结构，或在所述实施例的结构的基础上，为了取得减小信号振幅引起的信号高速化，可以具有信号水平变换功能，也可以为差动信号或互补信号传输技术那样的能对应高速的信号形成结构。
替换构成FPGA的半导体器件，如果必要，也能设定面向特定用途的专用逻辑电路和具有FPGA的半导体器件。即能设定MCU3和FPGA8成为1个芯片的半导体器件。在某种特定用途的电子电路装置中，在该特定用途的范围内，能划分为：对应于版本变更，每次有必要变更的逻辑功能部分；对应于特定用途而固定的逻辑功能部分。作为这样的特定用途，能例示图象数据处理用途、声音信号处理用途、包含发动机控制的汽车控制用途等各种用途。对于这样的特定用途，具有所述专用逻辑电路和FPGA的半导体器件是适合的。即通过能减小作为FPGA而构成的逻辑功能部分的规模，具有能进一步缩短开发期间的可能性。另外，虽然由于必须具有用于逻辑结构定义数据的保持电路等，容易担心可实现的逻辑规模对电路元件数大的FPGA的特征，但是由于能取得此种即使不要可变开关单元、可变逻辑单元、保持电路，也能取得必要的逻辑功能，电路元件数也少的所谓专用逻辑电路中应该看到的特征，能减小半导体器件的尺寸。小尺寸能取得充分的电性能，另外使低价成为可能。
产业上的可利用性
本发明在到达芯片基系统化或MCM化的系统开发的早期阶段中，能广泛应用于在调试或原型系统的实现中能使用的电子电路装置、作为产品系统能利用的电子电路装置、MCM化或使用MCM的电子电路装置中。

Claims (5)

1.一种电子电路装置，其特征在于：
作为半导体器件，具有设置了CPU的微型计算机和随机存取存储器；
所述微型计算机和随机存取存储器分别形成在不同的半导体芯片上，且安装在与所述半导体芯片不同的公共电路板的一个面上；
所述公共电路板在另一面上具有用于连接其他电路板的安装用外部端子；
所述安装用外部端子能通过接口端子连接在所述微型计算机上；
所述微型计算机可通过存储器专用总线与所述随机存取存储器连接；
所述微型计算机具有存储缓冲器；以及
所述存储器专用总线形成在所述公共电路板上，与所述安装用外部端子不连接。
2.根据权利要求1所述的电子电路装置，其特征在于：
所述存储缓冲器具有连接在所述存储器专用总线上的输出缓冲器；
所述输出缓冲器在输出端子上串联了输出MOS晶体管和与该输出MOS晶体管串联的输出阻抗控制用MOS晶体管；
所述输出阻抗控制用MOS晶体管在栅电极接收从电压发生电路输出的控制电压，进行阻抗控制。
3.根据权利要求2所述的电子电路装置，其特征在于：
所述公共电路板具有玻璃衬底和在所述玻璃衬底的一个主面上形成的多层布线层，在所述多层布线层的表面配置与多层布线层的给定布线导通的半导体器件的安装用连接端子，在所述玻璃衬底的另一主面上配置了贯穿所述玻璃衬底的主面与所述多层布线层的给定布线导通的所述安装用外部端子。
4.根据权利要求1所述的电子电路装置，其特征在于：
所述微型计算机具有能电改写并保持CPU的工作程序的第一非易失性存储器。
5、根据权利要求1所述的电子电路装置，其特征在于：
所述存储缓冲器具有与所述存储器专用总线连接的输出缓冲器；
所述输出缓冲器在输出端子上串联了输出MOS晶体管和与该输出MOS晶体管串联的输出阻抗控制用MOS晶体管；
所述输出阻抗控制用MOS晶体管可以由阻抗控制部输出的栅控制信号进行阻抗控制。
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